用于电缆线路运维管理的视频压缩装置的制造方法
【技术领域】
[0001]本实用新型属于电力系统维护设备领域。
【背景技术】
[0002]城市电力电缆线路是电网安全的重要环节，电缆线路运行巡视及故障隐患的应急处理是保证其安全运行的重要手段，可以减少或杜绝故障的发生，提高供电的可靠性和运行的安全性，巡视检查的目的是为了掌握线路设备的运行情况和周围的环境情况，及时发现线路故障，消除故障，保证安全运行。目前的电缆巡视，主要靠人工定期巡视的工作方式，主要检查线路设备的运行状况及沿线路环境变化情况，夜间巡视中检查线路接点有无发热打火，绝缘子是否放电等现象。故障巡视线路发生故障，应立即查明发生故障的地点原因，消除故障，尽快恢复供电。目前的巡视工作量繁重，经常出现漏检、错检的情况，在管理上也存在较大的困难，对电缆的安全运行存在隐患。
【发明内容】
[0003]本实用新型的目的是通过视频摄像头来获取视频信号，然后将模拟的PAL制式视频信号转换为数字视频信号，再将视频数据传入到DSP中进行传输和存储的用于电缆线路运维管理的视频压缩装置。
[0004]本实用新型是由视频数据采集模块、信号的缓存与控制模块和压缩控制模块构成，视频数据采集模块接收模拟摄像头输入端T模拟摄像头的信号；
[0005]视频数据采集模块:U1为视频采集与A/D转换模块SAA7111，U1的引脚1- 4作为视频输入接口，分别接模拟摄像头的的四个输入信号；U1的引脚5和引脚6之间接晶振Yl ;Ul的引脚7行锁定系统时钟输出连接U2的引脚20 ;U1的引脚8数字总线信号和U2的引脚19相连；U1的引脚9水平参考输出信号连接U2的引脚2 ;U1的引脚10奇偶场信号连接U2引脚3 ;U1的引脚11垂直参考输出信号连接U2引脚2 ;U1的引脚12 HPLL锁定信号连接U2的引脚4 ;U1的引脚13-15与VSSA之间分别连接滤波电容，并分别连接VDD ;U1的引脚16边界扫描测试时钟信号和引脚17并联接VSS ;U1的引脚18为片选信号，CE为高电平时时钟信号才有效；U1的引脚19快速输入使能信号；U1的引脚20-24与VDD之间分别并联滤波电容接地;Ul的引脚25和U3的引脚9总线连接；U1的引脚26和U3的引脚10总线连接；
[0006]信号的缓存与控制模块:U2为缓存与控制器FPGA EP1C6Q240C8，J21为JTAG接口，J22为AS接口 ；U2的引脚I接3.3V电源；U2的引脚2接Ul的引脚9和引脚11 ;U2的引脚3接Ul引脚10 ;U2的引脚4接Ul的引脚12 ;U2的引脚5与U3的引脚I相连；U2的引脚6与U3的引脚2相连;U2的引脚7与U3的引脚3相连;U2的引脚8与U3的引脚5相连;U2的引脚11和J21的引脚I相连；U2的引脚12和J21的引脚2相连；U2的引脚13和J21的引脚3相连；U2的引脚14和J21的引脚4相连；U2的引脚15和J22的引脚I相连；U2的引脚16和J22的引脚2相连；U2的引脚17和J22的引脚3相连；U2的引脚18和J22的引脚4相连;U2的引脚19和Ul的引脚8相连;U2的引脚20和Ul的引脚7相连;U2的引脚21和U3的引脚19相连J21的引脚5和引脚10接地J21的引脚6接VCC J22的引脚5、6、7分别接3.3V J22的引脚8接地；
[0007]压缩控制模块:U3为压缩与控制模块TMS320C6658 ；C31为时钟模块J31为JTAG接口 ；U3的引脚I和U2的引脚5相连;U3的引脚2和U2的引脚6相连;U3的引脚3和U2的引脚7相连;U3的引脚5和U2的引脚8相连;U3的引脚9接Ul的引脚25 ;U3的引脚10接Ul的引脚26 ;U3的引脚11连接C31的引脚2 ;U3的引脚12连接R31输出时钟信号；U3的引脚13连接J31的引脚1，在并联上拉电阻R35接VCC ;U3的引脚14连接J31的引脚2，在并联上拉电阻R34接VCC ;U3的引脚15连接J31的引脚4 ;U3的引脚16与J31的引脚5和引脚6的并联相接，在并联上拉电阻R33接VCC ;U3的引脚17与J31的引脚7相连；U3的引脚18与J31的引脚14相连，再并联上拉电阻R32接VCC;U3的引脚19和U2的引脚21相连；C31的引脚3接地；C31的引脚4接DVDD ;脚IDE引脚3接VCC J31的引脚8接TRST J31的引脚9-14接地。
[0008]本实用新型结构简单，操作使用方便。本实用新型是通过模拟的视频摄像头来获取视频信号，然后采用模数转换芯片SAA7111将模拟的PAL制式视频信号转换为YUV4:2:2的数字视频信号。设计使用FPGA芯片EP1C6Q240C8作为协处理器，来完成视频信号的缓存和视频帧的合成，通过双RAM的乒乓结构来实现视频帧的完整性，并在完成视频数据的预处理后，将视频数据传入到DSP中，完成特定的视频处理算法(如压缩等)，最后对处理完的视频数据进行传输和存储。同时，主处理器DSP还负责对视频采集芯片进行初始化配置。
【附图说明】
[0009]图1是本实用新型系统硬件连接关系图；
[0010]图2是本实用新型视频数据采集模块电路图；
[0011]图3是本实用新型信号的缓存与控制模块电路图；
[0012]图4是本实用新型压缩控制模块电路图。
【具体实施方式】
[0013]本实用新型本实用新型是由视频数据采集模块、信号的缓存与控制模块和压缩控制模块构成，视频数据采集模块接收模拟摄像头输入端T模拟摄像头的信号。
[0014]本实用新型由视频数据采集模块、视频数据处理转换模块部分组成，目的是对电缆线路的无线监控，主要实现了对视频数据的采集、缓存和编码压缩等功能。具体实现分别如图2至图4所示。
[0015]视频数据采集模块:采集视频信号通过Philips公司的SAA7111芯片完成A/D转换，Ul为视频采集与A/D转换模块SAA7111，U1的引脚1-引脚4作为视频输入接口，分别接模拟摄像头的的四个输入信号，引脚1-4与模拟地之间学分别连接1nF的电容和75 Ω的电阻的串联电路。Ul的引脚5和引脚6之间接晶振Yl后与1nf电容和1uf电感与Iuf电容的并联电路串联模拟接地，Ul的引脚5与模拟地之间单独接1nf电容。Ul的引脚7行锁定系统时钟输出(27MHz)连接U2的引脚20 ;U1的引脚8数字总线信号和U2的引脚19相连；U1的引脚9水平参考输出信号连接U2的引脚2 ;U1的引脚10奇偶场信号连接U2引脚3 ;U1的引脚11垂直参考输出信号连接U2引脚2 ;U1的引脚12 HPLL锁定信号连接U2的引脚4 ;，U1的引脚13-15与VSSA之间分别连接10nf滤波电容，并分别连接VDD ;U1的引脚16边界扫描测试时钟信号和引脚17并联接VSS ;U1的引脚18为片选信号，CE为高电平时时钟信号才有效，而在低电平时，Ul被复位；U1的引脚19快速输入使能信号(低有效)，并联75 Ω电阻接地；U1的引脚20-24与VDD之间分别并联10nf滤波电容接地；Ul的引脚25和U3的引脚9总线连接；U1的引脚26和U3的引脚10总线连接。
[0016]1-4脚分别接模拟输入；5脚:(XTAL2)晶振的第二脚。如果使用TTL时钟信号，该引脚不连接；6脚:(XTALl) 24.576MHz晶振的输入脚或连接外部时钟输入(TTL兼容);7脚:行锁定系统时钟输出(27MHz) ;8脚:LLC 二分频(13.5MHz) ;9脚:(HREF)水平参考输出信号(通过I2C-bit OEHV使能)，该信号指示YUV总线上的数据；10脚:(RTSO)由I2C-bit RTSEO控制的两种功能。RTSEl= O时为奇偶场信号，其中“高”为奇数场。而RTSEl=I时为垂直锁定信号，“高”表示内部VNL已锁定；11脚:(VREF)垂直参考输出信号(I2C-bitCOMPO= O)或复合消隐信号的反(I2C- bitCOMPO= I) ;12脚:(RTSl)由 I2C- bit RTSEl控制的两种功能。RTSEl= O时为PAL行榷别信号(低=“PAL”行)，标明是否反相的R- Y分量。RTSEl=I时为H- PLL锁定信号，“高”指示内部水平锁相环已锁定；13脚:(VDDAO)内部CGC的正电源电压(+5V) ; 14-15脚:分别模拟输入1、2的正电源(+ 5V) ;17脚:(TRST)边界扫描测试选择，低电平禁止；18脚:(TCK)边界扫描测试时钟；19脚:(FEI)快速输入使能信号(低有效)。该信号用来控制数字YUV总线的快速切换，高电平时，，SAA7111的Y和UV输出变为高阻；20-24脚:(VDDl)正电源(+ 5V)。SCL、SDA通过上拉电阻可与电源VCC相连。因此，只要遵守I2C总线时序，便可通过这两条线来实现PC机与SAA7111之间的通讯。25脚:VP0(15?10)数字VPO总线(视频输出端口信号的高位，可用于输出数据的速率和格式。VPO (9?O)数字VPO总线(视频输出端口)信号的低位，用于输出数据的速率和格式。
[0017]信号的缓存与控制模块:在FPGA EP1C6Q240C8中内置异步FIFO可更高速的处理采集的信号。图3为信号的缓存与控制电路。U2为缓存与控制器FPGA EP1C6Q240C8，J21为JTAG接口，J22为AS接口。U2的引脚I接3.3V电源；U2的引脚2接Ul的引脚9和引脚11与信号;U2的引脚3接Ul引脚10连接;U2的引脚4接Ul的引脚12 ;U2的引脚5与U3的引脚I相连;U2的引脚6与U3的引脚2相连;U2的引脚7与U3的引脚3相连;U2的引脚8与U3的引脚5相连；U2的引脚9悬空；U2的引脚10悬空；