专利名称：具有多层结构之埋入式电容核的制作方法
技术领域：
本发明涉及一种具有多层结构之埋入式电容核，以及具有多层结构之埋入式核的制造方法，尤其涉及一种可以嵌入在印刷电路板内的埋入式电容核。
背景技术：
电容为能够储存或吸收电荷的电子装置。利用电荷储存容量，电容在电子电路的设计与运作当中具有广泛的应用，其中包括集成电路(IC)。例如，IC本身可包含一些耦合于其它组件的电容进行IC的运作，例如信号处理。除了内部电容之外，IC亦可依赖外部电容来稳定电源供应，吸收不想要的波动，或是降低信号干扰或噪声。例如，安装在印刷电路板(PCB)上的IC可以耦合于陶瓷电容，其亦安装在PCB上用于许多种目的之一，且上述这些电容可使用已知的表面黏着技术(SMT)进行安装。另外，其它种类的电容可以安装在电路板上或是在其中，并耦合于IC来提供如同那些SMT电容类似的效果。
IC与外部电容之间的耦合通常是由建立布线路径而达到，其与IC本身内部的耦合相比较而言，会有显著的长度。在某些应用中，线圈或窄路径的长度会由该路径本身产生电感，造成会影响IC信号或运作之不想要的电感效应。此外，SMT电容虽然尺寸较小，其亦受限于其电容范围，以及其能够处理的信号频率，或是两者皆受限。利用电子电路及其它组件的速度增加，装置的尺寸以及PCB空间的减小，若要找出能够满足设计之SMT电容即成为一种挑战。此外，安装在PCB上的SMT电容即需要某些电路板空间，并限制了其它装置可使用的电路板空间。利用IC中增加的终端以及密集安排的终端，用于耦合该IC到外部电容之连线设计亦会面临其它挑战。
因此，其需要提供一种电容装置，其能够被嵌入到其它结构中，例如电路板。其亦需要提供一种具有一些电容元件的设计，其可具有不同的共振频率以提供用于噪声抑制之频率频宽，或是可实施其它的应用。其亦需要降低由IC到外部装置(例如电容或电容-电感网络)之布线路径。
发明内容
符合本发明之范例可以提供一种埋入式电容装置。该埋入式电容装置可包括由第一牺牲基板转换的第一导电薄膜之第一导电图案；由第二牺牲基板转换的第二导电薄膜之第二导电图案；以及该第一导电图案与该第二导电图案之间的第一介电膜，该第一导电图案与该第二导电图案由该第一介电膜之相反侧嵌入到该第一介电膜当中，且该第一介电膜之部分可夹在该第一导电图案与该第二导电图案之间。
符合于本发明之另一范例提供一种形成电容装置之方法。该方法可包括提供包含第一金属基板的第一载板；形成第一导电图案在该第一金属基板上的一部分，其中该第一导电图案比该第一金属基板要薄；提供包含第二金属基板的第二载板；形成第二导电图案在该第二金属基板上的一部分，其中该第二导电图案比该第二金属基板要薄；将该第一载板与该第二载板结合于至少该第一导电图案与该第二导电图案之间第一介电膜，其中该第一与第二导电图案被嵌入到该第一介电膜当中；以及移除该第一载板与该第二载板而提供该电容装置。
根据本发明之范例之埋入式电容核可包括第一组电容装置、第二组电容装置，及在该第一组电容装置与该第二组电容装置之间的层间介电膜。该第一组电容装置包括第一导电图案，其包含至少两个导电电极；第二导电图案，其包含至少两个导电电极，其对应于该第一导电图案之两个导电电极；以及第一介电膜位于该第一导电图案与该第二导电图案之间，该第一导电图案与该第二导电图案皆嵌入到该第一介电膜当中，且该第一介电膜之部分可夹在该第一导电图案与该第二导电图案之间。该第二组电容装置包括第三导电图案，其包含至少两个导电电极；第四导电图案，其包含至少两个导电电极，其对应于该第四导电图案之两个导电电极；以及第二介电膜位于该第三导电图案与该第四导电图案之间，该第三导电图案与该第四导电图案皆嵌入到该第二介电膜当中，且该第二介电膜之部分可夹在该第三导电图案与该第四导电图案之间。在一范例中，该埋入式电容核嵌入在电路板之内，且该第一或第二导电图案之导电电极当中至少一个电极电气耦合到该第三或第四导电图案之导电电极当中至少一个电极。
符合于本发明之一范例提供一种形成埋入式电容核之方法。该方法包括形成第一导电图案，其包含在第一载板上至少两个导电电极；形成第二导电图案，其包含在第二载板上至少两个导电电极，其中该第二导电图案之两个导电电极对应于该第一导电图案之两个导电电极；将该第一载板与该第二载板结合于位于至少该第一导电图案与该第二导电图案之间的第一介电膜；移除该第一载板与该第二载板；形成第三导电图案，其包含在第三载板上至少两个导电电极；形成第四导电图案，其包含在第四载板上至少两个导电电极，其中该第四导电图案之两个导电电极对应于该第三导电图案之两个导电电极；将该第三载板与该第四载板结合于位于至少该第三导电图案与该第四导电图案之间的第二介电膜；移除该第三载板与该第四载板；以及结合该第一、第二、第三及第四导电图案，该第二导电图案与该第三导电图案在其间具有层间介电膜。在一范例中，该埋入式电容核嵌入在电路板之内，且该第一或第二导电图案之导电电极当中至少一个电极电气耦合到该第三或第四导电图案之导电电极当中至少一个电极。
符合于本发明之范例可允许导体被固定在介电层中，并可提供薄型电容核。符合本发明之范例亦可允许该电容核被放置在靠近或邻接于电路板的电源布线层与接地布线层。符合本发明另一范例提供了具有至少一个埋入式电容核之印刷电路板。该埋入式电容核包括第一组电容、第二组电容、及该第一组电容与该第二组电容之间的层间介电膜。该第一组电容包括第一导电图案，其包含至少两个导电电极；第二导电图案，其包含至少两个导电电极，其对应于该第一导电图案之两个导电电极；以及位于该第一导电图案及该第二导电图案之间的第一介电膜，该第一导电图案与该第二导电图案嵌入在该第一介电膜当中，而该第一介电膜之部分即夹在该第一导电图案与该第二导电图案之间；该第二组电容包括第三导电图案，其包含至少两个导电电极；第四导电图案，其包含对应于该第四导电图案之两个导电电极之至少两个导电电极；以及位于该第三导电图案及该第四导电图案之间的第二介电膜，该第三导电图案与该第四导电图案嵌入在该第二介电膜当中，而该第二介电膜之部分即夹在该第三导电图案与该第四导电图案之间。在一范例中，该埋入式电容核嵌入在电路板之内，且该第一或第二导电图案之导电电极当中至少一个电极电气耦合到该第三或第四导电图案之导电电极当中至少一个电极。
符合本发明另一范例提供了包括至少一个埋入式电容核之印刷电路板，每个埋入式电容核包括多层导电图案，其每个图案具有多个导电电极，，并被嵌入到至少一层介电层中，该多层的导电图案被堆叠在一起而提供至少一个电容。
参照附图，即可更佳了解本发明之摘要以及上文详细说明。为达本发明之说明目的，各附图里表示有现属较佳之各具体实施例。然应了解本发明并不限于所绘之精确排置方式及设备装置。在各附图中图1所示为用于耦合IC到外部解耦电容之范例性组态的横截面图；图2所示为在PCB内形成导电层之范例性结构的横截面图；图3所示为埋入式电容核之范例的横截面图；图4所示为两个独立核之独立电极的横截面图；图5A至图5G所示为形成埋入式电容核之范例的横截面图；图6所示为提供电容耦合到IC之范例的横截面图；图7所示为提供埋入式电容核耦合到IC之范例的横截面图；以及图8所示为提供埋入式电容核耦合到IC之另一范例的横截面图。
主要元件标记说明2集成电路
2a集成电路2b集成电路4 印刷电路板6a上方层6b底层10第一组电容10a 层间介电膜12第一导电图案12c 第一载板14第二导电图案14c 第二载板16介电膜20第二组电容22第三导电图案22c 第三载板24第四导电图案24c 第四载板26介电膜90电容100 埋入式电容核200 印刷电路板210 埋入式电容核210a 电源布线层210b 接地布线层300 印刷电路板310 埋入式电容核310a 电源布线层310b 接地布线层320 埋入式电容核
320a电源布线层320b接地布线层400a集成电路400b集成电路具体实施方式
本发明之范例包括埋入式电容核，其可包括由导电图案所形成的多层电容结构。该埋入式核可以嵌入在PCB之内，做为埋入式解耦电容(EDC，″Embedded Decoupling Capacitor″)。本发明之范例亦包括形成埋入式电容核之方法。在某些范例中，一个或多个埋入式电容核，其每一个包含一个或多个电容，即可做为IC之EDC，在某些应用中可降低该IC之电源/接地弹回或信号噪声。本发明之范例亦可包括在PCB中加入一个或多个埋入式电容核，例如放置一个或多个埋入式电容核在具有多层布线网络之PCB的某些位置中。
此外，符合本发明之范例可提供一种电容装置，其具有高介电常数介电层，其将导体由该介电层的相反侧埋入，藉此提供电容装置在上述这些导体之间的短距离，以及具有高电容。在一些范例中，该电容装置可以嵌入在基板或印刷电路板中，做为多种应用之电容核。符合本发明之一些范例亦可提供一些具有不同共振频率之电容，以提供广范围的频率频宽，其可用于噪声抑制或其它应用。一些范例亦提供电容，其可将导体由高介电常数介电层之相反侧埋入，嵌入在电路基板或印刷电路板中，以降低由一个或多个IC到外部装置(例如电容或电容-电感网络)之布线路径。
在IC的设计中，电流流经电源、接地及其它信号终端。不幸地是，由于电源/接地弹回及电压/电流切换噪声会造成错误信号。适当的外部电路(例如解耦电容电路)可以分散或解耦在电源终端处的弹回或信号噪声，以最小化电路运作中不想要的效应。不想要的电源终端弹回或信号噪声之降低或移除可以降低由IC或系统所造成的电磁干扰(EMI)，其会对其它周遭电路或系统造成影响。
图1所示为IC 2之外部解耦电容组态之范例，其可安装在PCB 4之上。请参照图1，IC 2的一组或多组电源或信号终端可以耦合到一个或多个外部电容回路。例如，IC 2的电源终端VDD可以连线到连接于PCB 4之下方布线层之电容节点，而IC 2的接地终端VG可以连线到连接于PCB4之上方布线层之另一电容节点。但是，对于某些应用，所例示的组态会具有与电容长布线路径所造成过多的电感，而电感效应会影响外部电容对于某些例子中可以降低不想要之接地或电源弹回时的效果。
下表1所示为一范例性PCB之规格。
表1范例性PCB电气规格
如所例示，通过该PCB之布线路径的阻抗之范围在约54到60欧姆之间。但是，为了达到适当的阻抗控制，该PCB布线路径或叠层必须适当地设计来保持适当的阻抗位准。传统的多层布线以控制阻抗之设计对于一般的电路信号为恰当，但对于电源电流则否。图2所示为在PCB内形成导电层之范例性结构。请参照图2，接地层可加入到该PCB之上方部分以耦合该接地终端，而电压层可加入到该PCB之下方部分以耦合于上述这些电源终端之一。
图3所示为埋入式电容核100的范例。如此范例中所示，埋入式电容核100可包括多重子结构，其每一个可包含一组电容。例如，埋入式电容核100可包括第一组电容10、第二组电容20，一直到第N组电容90，在此范例中其每一个皆包含一组电容。请参照图3，第一组电容10可包括第一导电图案12，其具有两个或多个导电电极，而第二导电图案14，其亦具有两个或多个导电电极，其可对应于第一导电图案12的那两个导电电极。于两个导电图案12与14之间有第一介电膜16，其可包含有机材料。在某些范例中，术语“对应于”涵盖功能性对应，例如两个电极之间的互动，或实体对应，例如两个电极之实体位置或大小。类似于第一组电容10，第二组电容20可包括第三导电图案22，其具有两个或多个导电电极，及第四导电图案24，其亦具有两个或多个导电电极，其可对应于第三导电图案22的那两个导电电极。类似地，于两个导电图案22与24之间有第二介电膜，其可包含有机材料。
为了堆叠上述的两组或多组电容，层间介电膜10a可提供在第一组电容10与第二组电容20之间。如上所述，埋入式电容核100可嵌入到PCB之内。另外，要注意到图4所示的导电图案仅为例示性范例，且每一层的导电图案及介电膜在不同的设计考虑(例如电容、操作频率、IC终端位置等)之下可具有不同的形状、大小及厚度。在一范例中，该第一或第二导电图案10之导电电极中至少一个电极可以电性耦合到该第三或第四导电图案之导电电极中至少一个电极，以形成第三组电容或多个电容。在某些范例中，该第一、第二、第三及第四导电图案中每一图案之厚度在约5μm到约30μm之间；该介电膜中每一个之厚度在约10μm到约50μm之间；而该层间介电膜之厚度在约5μm到约50μm之间。因此，即使利用两组或多组电容之堆叠结构(类似组合10及20)，在某些范例中仍可提供非常薄的埋入式电容核。
为了提供上述这些电极，该第一、第二、第三及第四导电图案12，14，22及24包含有导电材料，例如金属，而铜可用于一个范例中。不同的介电材料可以做为介电膜16及26。在一范例中，该第一及第二介电膜16，26中至少一层介电膜可为有机材料，且其介电常数之数值在10到500之间。在一范例中，该介电常数为不小于10。有机材料的使用可以造成埋入式晶体管核之形成，并提供适当的介电特性。在一范例中，该第一及第二介电膜中至少一层介电膜可包含环氧树脂材料，其含有BaTO3。在某些范例中，黏结层可以做为或被包含成为图3中层间介电膜10a的一部分，以结合该第一组电容10与第二组电容20。此外，该黏结层可以具有高介电常数，例如其介电常数数值在3与500之间，以做为介电膜，并结合于相邻的电极提供适当位准的电容。在一范例中，使用有机黏结材料，且其介电常数不小于3。
在该第一、第二、第三及第四导电图案的电极之间形成电容有非常高的可能性。根据该电极耦合与组态，图3所示之埋入式电容核100可提供单一电容，其可与所有电极共同形成，或是与电极配对独立形成一些独立的电容。图4所示为如何可以耦合独立的电极组合10，20之范例。在某些范例中，上述这些电极可以“交错”耦合以提供一个或多个电容。例如，组合10与组合20可提供多个电容，其共同形成为单一电容或两或多个电容。在一范例中，电极A1到A6可以共同耦合成为一个终端，而电极B1到B6可共同耦合成为另一个终端，藉此至少在每个A1-B1，A2-B2，A3-B3，A4-B4，A5-B5，A6-B6，A1-B2，B2-A3，B1-A2，A2-B3，B1-A4，A2-B5，B3-A6，A4-B5，B5-A6，B4-A5，与A5-B6电极配对之间形成电容。
在另一范例中，电极A1到A3可共同耦合成第一终端，而电极B1到B3可共同耦合到第二终端，藉此至少在每个A1-B1，A2-B2，A3-B3，A1-B2，B2-A3，B1-A2，与A2-B3电极配对之间形成电容。因此，组合10可提供单一电容耦合在一对终端之间。此外，电极A4到A6可共同耦合成IC的第三终端，而电极B1到B3可共同耦合成IC的第四终端，藉此至少在每个A4-B4，A5-B5，A6-B6，A2-B5，B3-A6，A4-B5，B5-A6，B4-A5与A5-B6电极配对之间形成电容。因此，组合20可提供单一电容耦合在另一IC终端之配对之间。因此该埋入式电容核在此组态之下可提供两个独立的电容。
因此，上述这些导电图案与那些导电图案中电极的耦合可用多种方式设计，以符合不同的设计需求，其可做为埋入式解耦电容或其它电容装置。以上的范例仅为例示性，本技艺专业人士可基于本申请案之揭示内容进行多种设计改变来用于不同的应用。
图5A至图5G所示为形成埋入式电容核之范例。请参照图5A，形成埋入式电容组合10之方法可包括形成第一导电图案12，其包含在第一载板12c上至少两个导电电极，并形成第二导电图案14，其包含在第二载板14c上至少两个导电电极。在一范例中，第二导电图案14之两个导电电极可对应于第一导电图案12之两个导电电极。请参照图5B，该方法即包括将第一载板12c与第二载板14c结合于至少第一导电图案12与第二导电图案14之间的第一介电膜16。请参照图5C，然后即可移除第一载板12c与该第二载板14c，藉此提供第一电容核组合10。
换言之，通过使用上述的处理，即可提供具有一个或多个电容之电容装置，其具有薄结构与较高的电容。在一范例中，这种电容装置可包括由牺牲基板转换的第一导电薄膜之第一导电图案，且该第一导电薄膜之厚度为数微米到数百微米，其依据应用、电容设计、以及制程而定。该电容装置亦可包括由第二牺牲基板转换的第二导电薄膜之第二导电图案，且该第二导电薄膜之厚度为数微米到数百微米，其依据应用、电容设计、以及制程而定。在一些范例中，不小于5微米之导电膜(例如为5，30或50微米厚)，其可做为该第一导电膜、第二导电膜或两者。以及，该第一导电图案与该第二导电图案皆可嵌入到该第一介电膜当中，且该第一介电膜之部分可夹在该第一导电图案与该第二导电图案之间。
在一些范例中，该第一牺牲基板、该第二牺牲基板或两者皆可包括金属基板，用于在其上形成该第一导电图案、该第二导电图案或两者，并嵌入该第一与第二导电图案到该第一介电膜当中，例如藉由上述的处理。该第一及第二导电图案或其中之一可以藉由导电图案嵌入处理或其它导电图案转换处理而被嵌入在该第一介电膜中。该第一与第二导电图案或其中之一可包括铜，例如电镀或涂布的铜膜。在一些范例中，该第一介电膜可包括有机介电膜，例如具有不小于10的介电常数之有机介电膜。
类似的处理可以用于提供图5F中的第二电容组合20。请参照图5D，形成埋入式电容组合20之方法可包括形成第三导电图案22，其包含在第三载板22c上至少两个导电电极，并形成第四导电图案24，其包含在第四载板24c上至少两个导电电极。在一范例中，第四导电图案24之两个导电电极可对应于第三导电图案22之两个导电电极。请参照图5E，该方法即包括将第三载板22c与第四载板24c结合于至少第三导电图案22与第四导电图案24之间的第二介电膜26。请参照图5F，然后即可移除第三载板22c与该第四载板24c。
请参照图5G，第一电容组合10即可堆叠在第二电容组合20之上，它们之间具有层间介电膜10a。换言之，第一、第二、第三及第四导电图案12，14，22与24被结合在一起，在所示的范例中该第二导电图案与第三导电图案之间具有层间介电膜。如上所述，埋入式电容核，其可具有两组或多组电容组合(类似电容组合10，20)，即可嵌入在电路板当中。此外，该第一或第二导电图案12或14之导电电极中至少一个导电电极可以电气耦合到该第三或第四导电图案22或24之导电电极中至少一个导电电极。
如上所述，在一些范例中，该埋入式电容核可以加入在印刷电路板当中，以提供埋入式解耦电容。为了提供上述这些电极，该第一、第二、第三及第四导电图案12，14，22及24包含有导电材料，例如金属，其中包括铜。在一些范例中，嵌入铜图案或含铜图案可以透过牺牲载板形成在高介电常数之介电层中。该载板可做为基板，用于在电容组合的形成过程期间支撑该导电图案，并在稍后移除。因此，该载板可由在稍后移除的材料所制成，并保留该导电图案，或至少其大部分。在一些范例中，载板与导电图案可由不同的铜或具有不同质量或特性之铜所制成。例如，厚金属或铜层可以做为载板来进行材料的输送。以及电镀或被覆的铜膜可做为薄导电图案膜，其可将其图案由已知的处理来定义，例如光刻及蚀刻处理的组合。在一些范例中，电容装置之导电图案膜之厚度范围可以很广。例如，导电图案膜之厚度可为5、10、数十或甚至数微米或数百微米。在一范例中，导电图案膜不小于5微米。符合于本发明之范例可提供高电容，并具有嵌入电容之薄结构。在定义该电极图案之后，该载板铜可由蚀刻或其它处理来移除。
如以上关于埋入式电容核所述，不同的介电材料，包括有机材料，皆可做为上述这些介电膜16与26。在一范例中，该第一及第二介电膜16与26中至少一层介电膜之介电常数不小于10。使用有机材料可以构成埋入式电容装置的形成，并提供适当的介电特性。例如，请参照图5B及图5E，于结合两个载板或两组导电图案的处理期间，有机介电材料能够稍微流动或成为足够地有弹性而覆盖该导电图案，而不会产生太多的空隙，且不需要非常高的处理温度。例如，用于制作传统陶瓷电容之处理的高到800℃之高温处理即可被避免，而可使用约200℃之低温处理，或是温度范围在约150℃到400℃之间。在一范例中，该第一及第二介电膜中至少一层介电膜可包含环氧树脂材料，其含有BaTO3。在某些范例中，黏结层可以做为或被包含成为图5G中该层间介电膜10a的一部分，以结合该第一组电容10与第二组电容20。如上述，该黏结层可以具有高介电常数，例如其介电常数不小于3，以做为介电膜，并结合于相邻的电极提供适当位准的电容。在一范例中，可使用有机黏结材料。
图6所示为提供了耦合于PCB 4中IC 2a与2b之电容的范例。所例示的设计具有四个布线层，其堆叠在预浸板(P.P.)，FR4核，P.P.，FR4核及P.P.层之间。在这些布线层之间，上方层6a耦合于IC 2a及2b之电源终端，而底层6b耦合于IC 2a及2b之接地终端。使用这些布线层，上述这些电源与接地终端能够耦合到一个或多个电容。但是，这种组态会造成该电源到电容以及该接地到电容布线路径之长度并不相等。例如，对于IC 2a，该电源到电容布线路径会短于该接地到电容布线路径。该设计在某些状况下会造成IC 2a之某种不想要的接地弹回。相反地，对于IC 2b，该电源到电容布线路径即会长于该接地到电容布线路径。该设计在某些状况下会造成IC 2b之某种不想要的电源弹回。此外，IC 2a之明显较长的接地到电容布线路径、IC 2b之明显较长的电源到电容布线路径皆会行经明显的垂直路径，例如贯穿信道，其亦会造成不想要的电感，其会在某些范例中产生一些电源或接地弹回。
为了避免上述在某些范例中的问题，利用系统组态可将一个或多个埋入式电容核嵌入在PCB内。埋入式电容核之多层设计可以提供所想要的电容效应，而在某些范例中不需要显著的空间或PCB厚度。图7所示为提供埋入式电容核耦合于PCB 200内的IC 400a及400b之范例。在此例中，埋入式电容核210即嵌入在靠近或位于PCB200的中心层。电源与接地连线层210a与210b可以放置在靠近或邻接，并单独地耦合于该埋入式电容核210之终端。
除了那两个布线层，PCB 200在IC 400a与400b之间可包含额外的布线层，例如图7所示的其它两层或四层的布线层。在此组态之下，由IC 400a到埋入式电容核210之电源与接地层连接具有大约相等的长度。类似地，由IC 400b到埋入式电容核210之电源与接地层连接具有大约相等的长度。这种组态在电容耦合中可具有较佳的均匀性，藉此提供较佳的弹回或噪声降低效果，并在某些案例中可避免不想要的电感。例如，该埋入式电容核本身可为并联、串联或其组合之耦合一些电容的组合。该埋入式电容核亦可设计成具有超过两个外部耦合，以提供两组或多组的独立电容。
图8所示为提供埋入式电容核耦合到PCB 300内的IC 400a及400b之另一个范例。在此范例中，两个埋入式电容核310与320皆可嵌入在PCB 300中，一个靠近PCB300的上方，另一个则接近其底部。电源及接地布线层310a与310b可以放置成靠近或邻接，并独立地耦合于埋入式电容核310之终端，而电源及接地布线层320a与320b可以放置成靠近或邻接，并独立地耦合于埋入式电容核320之终端。在一范例中，电源及接地布线层310a及310b即耦合到IC 400a，且电源及接地布线层320a及320b即耦合到IC 400b。此组态可提供短的布线路径到该IC之电容，并可降低由于由IC到电容之长的布线路径造成的电感效应。类似于图7之组态，图8之组态亦提供对称结构，其在某些案例中可降低系统设计或信号中不平衡或干扰。
除了那四个布线层，PCB 200在布线层310a与320b之间可包含额外的布线层，例如图8所示的其它两层。在此组态之下，来自IC 400a到埋入式电容核310之电源与接地层连接具有大约相等的长度。类似地，由IC400b到埋入式电容核320之电源与接地层连接具有大约相等的长度。此外，核310到IC 400a与核320到IC 400b之邻近性亦会缩短由上述这些终端到上述这些埋入式电容核之布线路径。在某些范例中，来自IC之终端可直接连接到嵌入于位于IC之下的PCB之区域中的电容。图8中所示的这种组态及其它组态皆可提供电容耦合中较佳的均匀性，藉此在某些案例中提供较佳的噪声降低效果，并避免不想要的电感。例如，该埋入式电容核310及320中每一核本身可为并联、串联或其组合之耦合一些电容的组合。该埋入式电容核亦可设计成具有超过两个外部耦合，以提供两组或多组的独立电容。
由于上述的揭示，PCB的组态可用多种方式设计以包括一个或多个埋入式电容核，并提供一个或多个电容，即可用于电路或IC耦合到PCB之一个或多个功能。例如，厚度、电容、电容数目、电极设计、与埋入式电容核内的电极图案可被改变，以容纳多种应用之需求。类似地，埋入式电容核、叠层数目、连线或内连线层之数目、连线图案、耦合到电容及不同叠层的厚度亦可被改变来容纳多种应用的需求。
如上所述，符合于本发明之范例可提供电容装置，其具有低轮廓、或薄型平面的导体，其可嵌入到介电膜中，并具有适当或较高的介电常数。在某些范例中，上述这些导体之低轮廓、或薄型平面组态可以降低可能之短路问题的机会，其会在当该介电膜较薄时、或是当上述这些导体不具有平滑或平坦表面时即会发生。该电容装置由于这种设计即可具有非常薄的结构，并可轻易地嵌入到PCB中，而不会显著地改变该叠层结构或是该PCB的厚度。该埋入式设计亦可提供了简易性来设置布线路径及/或允许该接地及电源布线及电容装置可以弹性地设置，以满足多种需求，例如表1中所示的范例性规格。
如上所述，本发明提供了埋入式电容核、其组态、其形成、及相关应用之范例。所属技术领域的技术人员应即了解可对上述各项具体实施例进行变化，而不致悖离其广义之发明性概念。因此，应了解本发明并不限于所揭示之特定具体实施例，而为涵盖归属如权利要求所界定之本发明精神及范围内的改进。
权利要求
1.一种电容装置，其特征是包含由第一牺牲基板转换的第一导电薄膜之第一导电图案；由第二牺牲基板转换的第二导电薄膜之第二导电图案；以及该第一导电图案与该第二导电图案之间的第一介电膜，该第一导电图案与该第二导电图案由该第一介电膜之相反侧嵌入到该第一介电膜当中，且该第一介电膜之部分可夹在该第一导电图案与该第二导电图案之间。
2.根据权利要求1所述之电容装置，其特征是该第一与第二牺牲基板中至少一个基板包含金属基板，其用于在其上形成导电图案，并通过导电膜嵌入处理埋入该导电图案到该第一介电膜中。
3.根据权利要求1所述之电容装置，其特征是该第一与第二导电层中至少一层通过导电膜嵌入处理被埋入到该第一介电膜当中。
4.根据权利要求1所述之电容装置，其特征是该第一与第二导电图案中至少一个图案包含铜，且该第一与第二导电膜中至少一层导电膜之厚度不小于5微米。
5.根据权利要求1所述之电容装置，其特征是该第一介电膜包含有机介电膜，其介电常数不小于10。
6.一种埋入式电容核，其特征是包含第一组电容，其包含第一导电图案，其包含至少两个导电电极；第二导电图案，其包含至少两个导电电极，其对应于该第一导电图案的两个导电电极；以及第一介电膜位于该第一导电图案与该第二导电图案之间，该第一导电图案与该第二导电图案嵌入到该第一介电膜当中，且该第一介电膜之部分夹在该第一导电图案与该第二导电图案之间；第二组电容，其包含第三导电图案，其包含至少两个导电电极；第四导电图案，其包含至少两个导电电极，其对应于该第三导电图案的两个导电电极；以及第二介电膜位于该第三导电图案与该第四导电图案之间，该第三导电图案与该第四导电图案嵌入到该第二介电膜当中，且该第一介电膜之部分夹在该第一导电图案与该第二导电图案之间；以及层间介电膜位于该第一组电容与该第二组电容之间，其中该埋入式电容核嵌入在电路板之内，且该第一或第二导电图案之导电电极中至少一个电极为电气耦合到该第三或第四导电图案之导电电极中至少一个电极。
7.根据权利要求6所述之埋入式电容核，其特征是该埋入式电容核加入到印刷电路板内，以提供埋入式解耦电容。
8.根据权利要求6所述之埋入式电容核，其特征是该埋入式电容核加入到位于或接近于该印刷电路板之中央层的印刷电路板。
9.根据权利要求6所述之埋入式电容核，其特征是该埋入式电容核具有电源布线层与接地布线层，其放置成靠近或邻接于该埋入式电容核。
10.根据权利要求6所述之埋入式电容核，其特征是两个这种埋入式电容核被加入到印刷电路板中，该第一个接近于该印刷电路板之上方部分，而该第二个接近于该印刷电路板之底部部分。
11.根据权利要求6所述之埋入式电容核，其特征是该第一、第二、第三与第四导电图案中至少一个图案包含铜。
12.根据权利要求6所述之埋入式电容核，其特征是该第一与第二介电膜中至少一层介电膜之介电常数不小于10。
13.根据权利要求6所述之埋入式电容核，其特征是该第一与第二介电膜中至少一层介电膜包含含有BaTO3之环氧树脂材料。
14.根据权利要求6所述之埋入式电容核，其特征是该层间介电膜包含介电常数不小于3之黏结层。
15.一种包含埋入式电容核之印刷电路板，其特征是该埋入式电容核包含第一组电容，其包含第一导电图案，其包含至少两个导电电极；第二导电图案，其包含至少两个导电电极，其对应于该第一导电图案之两个导电电极；以及位于该第一导电图案与该第二导电图案之间的第一介电膜，该第一导电图案与该第二导电图案嵌入在该第一介电膜当中，而该第一介电膜之部分即夹在该第一导电图案与该第二导电图案之间；第二组电容，其包含第三导电图案，其包含至少两个导电电极；第四导电图案，其包含至少两个导电电极，其对应于该第三导电图案之两个导电电极；以及位于该第三导电图案与该第四导电图案之间的第二介电膜，该第三导电图案与该第四导电图案嵌入在该第二介电膜当中，而该第二介电膜之部分即夹在该第三导电图案与该第四导电图案之间；位于该第一组电容与该第二组电容之间的层间介电膜，其中该埋入式电容核嵌入在电路板当中，且该第一或第二导电图案之导电电极中至少一个电极电气耦合到该第三或第四导电图案之导电电极中至少一个电极。
16.根据权利要求15所述之印刷电路板，其特征是该埋入式电容核被加入到该印刷电路板中，而位于或靠近该印刷电路板之中央层。
17.根据权利要求15所述之印刷电路板，其特征是该埋入式电容核具有电源布线层及接地布线层，其放置在靠近或邻接于该埋入式电容核。
18.根据权利要求15所述之印刷电路板，其特征是另包含第二埋入式电容核，其加入到该印刷电路板内，该第一埋入式电容核靠近该印刷电路板之上方部分，而该第二埋入式电容核靠近该印刷电路板之底部部分。
19.一种印刷电路板，其特征是包含至少一个埋入式电容核，每个埋入式电容核包括多层的导电图案，其每个图案具有多个导电电极，并被嵌入到至少一层介电层中，该多层的导电图案被堆叠在一起而提供至少一个电容。
20.一种用以形成电容装置的方法，其特征是该方法包含提供包含第一金属基板的第一载板；形成第一导电图案在该第一金属基板上的一部分，其中该第一导电图案比该第一金属基板要薄；提供包含第二金属基板的第二载板；形成第二导电图案在该第二金属基板上的一部分，其中该第二导电图案比该第二金属基板要薄；将该第一载板与该第二载板结合于至少该第一导电图案与该第二导电图案之间第一介电膜，其中该第一与第二导电图案被嵌入到该第一介电膜当中；以及移除该第一载板与该第二载板而提供该电容装置。
21.根据权利要求20所述之方法，其特征是该第一导电图案包含在该第一载板上至少两个导电电极。
22.根据权利要求20所述之方法，其特征是该第二导电图案包含在该第二载板上至少两个导电电极。
23.根据权利要求20所述之方法，另包含加入该电容装置在印刷电路板之内，以提供埋入式解耦电容。
24.根据权利要求20所述之方法，其特征是该第一与第二载板中至少一个载板，以及该第一与第二导电图案包含铜。
25.一种用以形成埋入式电容核的方法，其特征是该方法包含形成第一导电图案，其包含在第一载板上至少两个导电电极；形成第二导电图案，其包含在第二载板上至少两个导电电极，其中该第二导电图案之两个导电电极对应于该第一导电图案之两个导电电极；将该第一载板与该第二载板结合于位于至少该第一导电图案与该第二导电图案之间的第一介电膜；移除该第一载板与该第二载板；形成第三导电图案，其包含在第三载板上至少两个导电电极；形成第四导电图案，其包含在第四载板上至少两个导电电极，其中该第四导电图案之两个导电电极对应于该第三导电图案之两个导电电极；将该第三载板与该第四载板结合于位于至少该第三导电图案与该第四导电图案之间的第二介电膜；移除该第三载板与该第四载板；以及结合该第一、第二、第三与第四导电图案，该第二导电图案与该第三导电图案在其间具有层间介电膜，其中该埋入式电容核嵌入在电路板当中，且该第一或第二导电图案之导电电极中至少一个电极电气耦合到该第三或第四导电图案之导电电极中至少一个电极。
26.根据权利要求25所述之方法，其特征是另包含加入该埋入式电容核在印刷电路板之内，以提供埋入式解耦电容。
27.根据权利要求25所述之方法，其特征是该第一、第二、第三与第四导电图案中至少一个图案包含铜。
28.根据权利要求25所述之方法，其特征是该第一与第二介电膜中至少一层介电膜之介电常数不小于10。
29.根据权利要求25所述之方法，其特征是该第一与第二介电膜中至少一层介电膜包含含有BaTO3之环氧树脂材料。
30.根据权利要求25所述之方法，其特征是该层间介电膜包含介电常数不大于10之黏结层。
全文摘要
本发明揭示一种埋入式电容核，其包括第一组电容、第二组电容、及该第一组电容与该第二组电容之间一层间介电膜。该第一组电容包括第一导电图案，其包含至少两个导电电极；以及第二导电图案，其包含至少两个导电电极，其对应于该第一导电图案之两个导电电极；以及第一介电膜，其位于该第一导电图案及该第二导电图案之间的第一介电膜。该第二组电容包括第三导电图案，其包含至少两个导电电极；第四导电图案，其包含对应于该第四导电图案之两个导电电极之至少两个导电电极；以及位于该第三导电图案及该第四导电图案之间的第二介电膜。
文档编号H05K1/16GK101035406SQ200610127270
公开日2007年9月12日 申请日期2006年9月19日 优先权日2005年9月19日
发明者吴仕先, 李明林, 赖信助, 张致豪 申请人:财团法人工业技术研究院