专利名称：存储装置、主机装置、电路基板、液体容器以及系统的制作方法
技术领域：
本发明涉及存储装置、主机装置、电路基板、液体容器以及系统等。
背景技术：
有时在喷墨式打印机中使用的墨盒(液体容器)中设有存储装置。在该存储装置中例如存储有墨水的颜色和墨水的消耗量等信息。与墨水消耗量有关的数据从打印机主体(主机装置)被发送到存储装置，并被写入到存储装置中所包含的非易失性存储器等中。在这样的系统中，存储装置通过返回确认(Acknowledge)，向主机装置通知数据写入完成。即，存储装置从主机装置接收数据并将数据写入到存储器，在数据写入完成之后向主机装置返回确认。主机装置在接收到确认之后向下一个存储装置发送数据。通常，由于向非易失性存储器的写入时间比数据通信时间长很多，因此在存储装置的个数增加的同时总的写入处理时间变长。 另一方面，由于墨盒为通常能够更换的构造，所以容易发生电连接部分的接触不良，因此有可能发生由接触不良引起的通信错误或写入错误等。为了抑制这种不良情况的发生，期望尽可能缩短从主机装置向各存储装置的写入处理时间。针对这个问题，例如在专利文献I中公开了对多个存储装置同时进行数据写入的方法。但是在该方法中，存在主机装置不能从各存储装置接收确认等问题。在先技术文献专利文献专利文献I :日本专利文献特开2002-14870号公报。
发明内容
发明所要解决的问题根据本发明的几个实施方式，能够提供能够收发确认并且能够缩短写入处理时间的存储装置、主机装置、电路基板、液体容器以及系统等。用于解决问题的手段本发明的一个实施方式涉及一种存储装置，包括控制部，所述控制部与经由总线连接的主机装置进行通信处理；存储部，来自所述主机装置的数据被写入所述存储部中；以及存储控制部，所述存储控制部进行所述存储部的访问控制，在所述主机装置执行的针对与所述总线连接的多个存储装置中的m(m是I以上的整数)个存储装置的数据写入的期间结束之后，所述控制部接收来自所述主机装置的ID信息，并且在来自所述主机装置的数据被正常地写入到自身的所述存储部的情况下，对所述主机装置返回确认。根据本发明的一个实施方式，存储装置能够在对m个存储装置的数据写入期间结束之后，接收来自主机装置的ID信息，并在来自主机装置的数据被正常地写入的情况下，对主机装置返回确认。如此，主机装置能够在针对m个存储装置的数据写入结束之后，依次地接收来自各存储装置100的确认。其结果是，主机装置能够判断在各存储装置中数据是否被正常地写入，并且能够缩短从主机装置向m个存储装置的数据写入处理所需的时间。而且，能够减少由存储装置的电气连接部分的接触不良等引起的通信错误和写入错误等。另外，在本发明的一个实施方式中，存储装置可以包括复位端子，在被输入到所述复位端子的来自所述主机装置的复位信号是表示复位解除的电平的第一复位解除期间至第m(m是2以上的整数)复位解除期间的各个期间内，所述控制部可以接收与所述m个存储装置分别对应的m个ID信息中的任一个，并在接收到的所述任一个ID信息与自身的ID信息一致的情况下对所述主机装置返回所述确认。如此，存储装置能够在接收到的ID信息与自身的ID信息一致的情况下返回确认，因此主机装置能够判定返回了确认的存储装置以及没有返回确认的存储装置。另外，在本发明的一个实施方式中，存储装置可以包括时钟端子，所述控制部可以基于被输入到所述时钟端子的第一时钟期间的时钟接收所述任一个ID信息，并基于在所述第一时钟期间之后被输入到所述时钟端子的第二时钟期间的时钟返回所述确认。 如此，存储装置能够与从主机装置发送的时钟同步地接收ID信息，并且能够在其后与从主机装置发送的其他的时钟同步地返回确认。这样，能够在时间上分离存储装置接收ID信息的期间和返回确认的期间，因此能够可靠地收发ID信息和确认。另外，在本发明的一个实施方式中，所述控制部可以基于来自所述存储控制部的内部确认信号判断来自所述主机装置的数据是否被正常地写入到所述存储部中。这样，存储装置能够在来自主机装置的数据被正常地写入到存储部的情况下返回确认。另外，在本发明的一个实施方式中，存储装置可以包括数据端子，所述控制部可以基于所述第二时钟期间的时钟从所述数据端子输出表示所述确认的逻辑电平的信号。这样，存储装置能够在适当的时刻从数据端子输出表示确认的逻辑电平的信号，因此能够对主机装置可靠地返回确认。另外，在本发明的一个实施方式中，所述控制部可以基于所述第二时钟期间的时钟，使所述数据端子从高阻抗状态变为第一逻辑电平，接着使所述数据端子从所述第一逻辑电平变为第二逻辑电平，在所述第二时钟期间结束后，将所述数据端子恢复到高阻抗状态。这样，存储装置能够在第二时钟期间的后半期间中使数据端子的电压电平从第一逻辑电平快速地变为第二逻辑电平，因此能够缩短到达下一个ID信息被发送之前的等待时间。其结果是，能够缩短总的写入处理所需的时间。本发明的其他实施方式涉及主机装置，包括通信处理部，所述通信处理部与经由总线连接的多个存储装置进行通信处理；以及控制部，所述控制部控制所述通信处理部，所述通信处理部在针对所述多个存储装置中的m(m是I以上的整数)个存储装置的数据写入期间结束后，发送与所述m个存储装置对应的m个ID信息，并在所述ID信息被发送之后进行确认接收处理。根据本发明的其他实施方式，主机装置能够在针对m个存储装置的数据写入结束之后，从各存储装置依次地接收确认。其结果是，主机装置能够判断在各存储装置中数据是否被正常地写入，并且能够缩短从主机装置向m个存储装置的写入处理所需的时间。而且，能够减少由存储装置的电连接部分的接触不良等引起的通信错误和写入错误等。
另外，在本发明的其他实施方式中，主机装置可以包括复位端子，在从所述复位端子输出的复位信号是表示复位解除的电平的第一复位除期间至第m(m是2以上的整数)复位解除期间中的各个期间内，所述通信处理部可以发送所述m个ID信息中的任一个，并进行所述确认接收处理。这样，主机装置通过发送ID信息，能够判定请求返回确认的存储装置。其结果是，主机装置能够识别从哪一个存储装置返回了确认。另外，在本发明的其他实施方式中，主机装置可以包括时钟端子和数据端子，在所述第一复位解除期间至所述第m复位解除期间的各个复位解除期间中的第一时钟期间内，所述通信处理部可以从所述时钟端子输出所述第一时钟期间的时钟，并基于所述第一时钟期间的时钟从所述数据端子输出所述任一个ID信息，在所述各复位解除期间中的、所述第一时钟期间后的第二时钟期间内，所述通信处理部可以从所述时钟端子输出用于接收所述确认的所述第二时钟期间的时钟。这样，主机装置能够从时钟端子输出时钟，并与该时钟同步地发送ID信息，其后 与输出的其他的时钟同步地接收确认。这样，能够在时间上分离主机装置发送ID信息的期间和接收确认的期间，因此能够可靠地收发ID信息和确认。另外，在本发明的其他实施方式中，所述通信处理部可以在所述第一时钟期间结束后将所述数据端子设定为高阻抗状态。这样，能够防止主机装置的数据端子干扰在第一时钟期间后的第二时钟期间从存储装置输出的确认信号。其结果是，主机装置能够可靠地接收从存储装置返回的确认。本发明的其他实施方式涉及包括如上述任一项所述的存储装置的电路基板。本发明的其他实施方式涉及包括如上述任一项所述的存储装置的液体容器。本发明的其他实施方式涉及包括如上述任一项所述的存储装置和上述任一项所述的主机装置的系统。另外，在本发明的其他实施方式中，在所述第一时钟期间和所述第二时钟期间之间，所述存储装置的所述数据端子和所述主机装置的所述数据端子可以均被设定为高阻抗状态。这样，在ID信息的发送结束之后、返回确认开始前的期间内，与总线连接的数据端子被设定为高阻抗状态，因此能够防止ID信息的信号和确认信号之间的相互干扰，能够可靠地收发这两者。
图I是存储装置和主机装置的基本的构成例；图2是说明确认的返回的时序图；图3是比较例的时序图；图4是数据被写入之前的详细的时序图；图5是确认返回之前的详细的时序图；图6是说明主机装置的数据端子以及第一存储装置的数据端子的状态的图；图7的(A)和⑶是说明确认信号波形的图；图8是输入输出缓冲器的构成例；
图9是系统的基本的构成例；图10是液体容器的详细的构成例；图11的(A)和⑶是电路基板的详细的构成例。符号说明100存储装置110控制部120存储部
130存储控制部200 电路基板300液体容器340 供墨口400主机装置410通信处理部420控制部ID_C0MPID 比较器I/0_CNTLI/O 控制器OPCDEC操作码解码器ADDR_C0UNT 地址计数器SCK时钟信号线SDA数据信号线XRST复位信号线TCK时钟端子TDA数据端子TRST复位端子HCK时钟端子HDA数据端子HRST复位端子
具体实施例方式以下详细地说明本发明优选的实施方式。此外，以下说明的本实施方式并非对权利要求中记载的本发明的内容进行不当地限定,本实施方式中所说明的构成的全体不一定是作为本发明的解决手段所必须的。I.存储装置和主机装置图I中示出本实施方式的存储装置及主机装置的基本的构成例。本实施方式的存储装置100包括控制部110、存储部120、存储控制部130。另外，本实施方式的主机装置400包括通信处理部410、控制部420。此外，本实施方式的存储装置和主机装置不限定于图I的构成，而可以实施省略该构成要素的一部分、或者替换成其他的构成要素、或者追加其他的构成要素等各种变形。多个存储装置100-1 100-η (η是2以上的整数)经由总线BS与主机装置400连接。总线BS例如如图I所示的包括时钟信号线SCK、数据信号线SDA以及复位信号线XRST。主机装置400经由时钟信号线SCK对多个存储装置100-1 100-η提供时钟。另外，经由数据信号线SDA在主机装置400与各存储装置100之间进行数据等的交换。另外，主机装置400经由复位信号线XRST对多个存储装置100-1 100-η输出复位信号。多个存储装置100-1 100-η分别具有ID信息，主机装置400通过指定该ID信息，能够对多个存储装置100-1 100-η中的一个存储装置发送指令或数据。例如，在图I中，第一存储装置100-1的ID信息是ID = I，第二存储装置100-2的ID信息是ID = 2。存储装置100包括时钟端子TCK、数据端子TDA以及复位端子TRST。时钟信号线SCK与时钟端子TCK连接，数据信号线SDA与数据端子TDA连接，复位信号线XRST与复位端子TRST连接。存储装置100的控制部110与经由总线BS连接的主机装置400进行通信处理。具体地，例如，如图I所示，基于来自主机装置400的时钟和复位信号，经由数据信号线SDA接 收从主机装置400发送的指令或写入数据等，并且经由数据信号线SDA向主机装置400发送从存储部120读出的数据或下述的确认(Acknowledge)等。存储部120例如是EEPROM或铁电体存储器等非易失性存储器装置，并且来自主机装置400的数据被写入该存储部120中。存储控制部130进行存储部120的访问控制。控制部110例如包括ID比较器ID_C0MP、I/O控制器I/0_CNTL、操作码解码器0PCDEC、地址计数器ADDR_C0UNT。ID比较器ID_C0MP比较从主机装置400发送的ID信息与自身的ID信息是否一致。在一致的情况下，向操作码解码器OPCDEC输出使能信号，操作码解码器OP⑶EC对从主机装置400发送的指令(操作码)进行解码。另一方面，在从主机装置400发送的ID信息与自身的ID信息不一致的情况下，忽略所发送的指令。具体地，在从主机装置400发送的指令是写入指令的情况下，I/O控制器I/0_CNTL接收来自主机装置400的写入数据，并将接收到的写入数据data输出到存储控制部130。存储控制部130基于来自操作码解码器OP⑶EC的写入指令wr，将存储器数据m_data写入到存储部120中。该写入时的地址信息addr由地址计数器ADDR_C0UNT基于来自主机装置400的时钟生成，写入数据被依次地即以被发送的顺序写入到存储部120的连续的地址中。在写入数据被正常地写入到存储部120的情况下，存储控制部130向I/O控制器I/0_CNTL 输出内部确认(Acknowledge)信号 i_ack。控制部110基于来自存储控制部130的内部确认信号i_ack能够判断来自主机装置400的数据是否被正常地写入到存储部120中。并且，在从主机装置400接收到与自身的ID信息一致的ID信息的情况下，I/O控制器I/0_CNTL向主机装置400返回确认ACK。主机装置400通过接收确认ACK能够识别在各存储装置中数据已被正常地写入。此外，下面叙述确认ACK的细节。在从主机装置400发送的指令是读出指令的情况下，存储控制部130基于来自操作码解码器OP⑶EC的读出指令rd，从存储部120读出存储器数据m_data。该读出时的地址信息addr也由地址计数器ADDR_C0UNT基于来自主机装置400的时钟生成，并被依次地读出。主机装置400包括通信处理部410、控制部420、时钟端子HCK、数据端子HAD以及复位端子HRST。通信处理部410与经由总线BS连接的多个存储装置100-1 100-η进行通信处理。控制部420控制通信处理部410。通信处理部410能够向与总线BS连接的多个存储装置100-1 100_n中的m(m是I < m < η的整数)个存储装置分别发送写入数据，并且能够将写入数据写入m个存储装置的各个存储部120中。通信处理部410在针对多个存储装置100-1 100_n中的m个存储装置的数据写入期间结束之后，发送与m个存储装置分别对应的m个ID信息中的任一个，并在任一个ID信息被发送之后进行确认接收处理。根据本实施方式的存储装置和主机装置，在满足两个条件的情况下，控制部110对主机装置400返回确认。第一条件是在针对多个存储装置100-1 100-η中的m个存储装置的数据写入期间结束之后接收来自主机装置400的ID信息，所接收到的ID信息与自身的ID信息一致。第二条件是来自主机装置400的数据被正常地写入到自身的存储部120 中。如此，在针对m个存储装置100的数据写入结束之后，主机装置400能够依次接收来自各存储装置100的确认。其结果是，主机装置400能够判断在各存储装置100中数据是否被正常地写入，并且能够缩短数据写入所需的时间。图2是说明在本实施方式的存储装置中确认的返回的时序图。在图2中示出复位信号XRST、时钟信号SCK以及数据信号SDA的各信号波形。此外，在图2中示出了 η = 4、m = 4的情况，即四个存储装置与总线连接并且对这四个存储装置写入数据的情况，但是也可以是除此以外的个数。例如η = 4、m = 2的情况，即四个存储装置与总线连接并且对这四个存储装置中的两个存储装置写入数据的情况也是同样的。各存储装置100的ID信息例如如图2所示的可由8位构成。例如，第一至第四存储装置的ID信息是ID = 0x01、0x0F、0xE2、0xEF。在此，Ox表示16进制数。此外，ID信息不限定于图2所示的ID信息，也可以由8位以外的位数构成。在复位信号XRST是H电平(高电位电平，广义地，第一逻辑电平)的情况下，存储装置100处于复位解除状态，在复位信号XRST是L电平(低电位电平，广义地，第二逻辑电平)的情况下，存储装置100处于复位状态。在复位信号XRST为H电平的期间即复位被解除的期间中，写入数据从主机装置400被发送给存储装置100。具体地，如图2所示，基于时钟SCK，依次地发送ID信息、写入指令、写入数据。例如，图2的I⑶I示出了对第一存储装置100-1发送ID信息(ID = 0x01)、写入指令以及写入数据的时刻。同样地，I⑶2 I⑶4分别示出对第二至第四存储装置100-2 100-4发送ID信息(ID = 0X0F、0XE2、0XEF)、写入指令以及写入数据的时刻。向第一至第四存储装置的发送结束后，复位信号XRST被设定成L电平，而开始确认等待期间TW。然后，在经过确认等待期间TW后的、从复位端子HRST输出的复位信号XRST为表示复位解除的电平(例如，H电平)的第一至第四(广义地，第m)复位解除期间的各期间内，主机装置400的通信处理部410发送与四个(广义地，m个)存储装置分别对应的四个(广义地，m个)ID信息中的任一个，并进行确认接收处理。具体地，主机装置400的通信处理部410将复位信号XRST再次设定为H电平，并且在第一复位解除期间TRl内发送ID信息IDl (例如，ID = 0x01)并进行确认接收处理。然后，依次地在第二至第四复位解除期间TR2 TR4内发送ID信息ID2 ID4(例如，ID =0x0F、0xE2、0xEF)，并进行确认接收处理。更具体地，通信处理部410在第一至第四复位解除期间TRl TR4的各复位解除期间中的第一时钟期间TCl内，从时钟端子HCK输出第一时钟期间TCl的时钟。然后，基于第一时钟期间TCl的时钟，从数据端子HDA输出任一个ID信息。并且，通信处理部410在各复位解除期间中的第一时钟期间TCl后的第二时钟期间TC2中，从时钟端子HCK输出用于接收确认ACK的第二时钟期间TC2的时钟。各存储装置100的控制部110在写入数据被正常地写入到自身的存储部120的情况下，在被输入到复位端子TRST的来自主机装置400的复位信号XRST为表示复位解除的电平(例如，H电平)的第一至第四复位解除期间TRl TR4的各期间中，接收与四个(广义地，m个)存储装置对应的四个(广义地，m个)ID信息中的任一个，并在接收到的任一个ID信息与自身的ID信息一致的情况下，对主机装置400返回确认ACK。 具体地，各存储装置100的控制部110基于被输入到时钟端子TCK的第一时钟期间TCl的时钟，接收任一个ID信息，并基于在第一时钟期间TCl后被输入到时钟端子TCK的第二时钟期间TC2的时钟，返回确认ACK。例如，如图2所示，在第一复位解除期间TRl的第二时钟期间TC2中，第一存储装置(例如，ID = 0x01)返回确认ACK。接着，在第二复位解除期间TR2的第二时钟期间TC2中，第二存储装置(例如，ID = OxOF)返回确认ACK。同样地，在第三、第四复位解除期间TR3、TR4的第二时钟期间TC2内，第三、第四存储装置(例如，ID = 0xE2、0xEF)返回确认ACK。主机装置400在第一至第四复位解除期间TRl TR4的第二时钟期间TC2中，接收来自各存储装置100的确认ACK。确认ACK是表示确认(写入完成通知)的逻辑电平的信号，并且基于第二时钟期间TC2的时钟从各存储装置100的数据端子TDA被输出。具体地，例如，如图2所示，确认ACK是在第二时钟期间TC2内被设定为H电平并在第二时钟期间TC2结束后缓慢下降到L电平的信号。此外，表示确认ACK的信号不限定于图2所示信号波形。主机装置400由于能够在发送了 ID信息后判断有无来自具有发送了的ID信息的存储装置的确认ACK，因此能够判定数据未被正常地写入的存储装置。然后，对于数据未被正常地写入的存储装置，主机装置400能够进行再写入(重试)。确认等待期间TW是在针对m个存储装置的写入数据的发送完成后主机装置400发送用于请求返回确认的ID信息之前的等待期间。即，主机装置400在确认等待期间TW经过之后输出用于请求返回确认的ID信息。具体地，在存储装置100中，当设向存储部120写入数据所需的期间(写入必要期间)的长度为tTM时，确认等待期间的长度tTW满足tTM ( tTW < 2 X tTM。如此，主机装置400能够等待直到在m个存储装置中的被最后发送数据的存储装置中数据的写入完成并且该存储装置变为能够返回确认的状态。例如，在图2中，主机装置400通过设置确认等待期间TW，能够等待直到针对被最后发送数据的第四存储装置的存储部120的数据写入完成并且存储部120变为能够返回确认的状态。作为比较例，图3中示出了各存储装置在各自的写入结束后返回确认的构成而不是在针对m个存储装置的写入结束后依次返回确认的构成的时序图。
在图3的比较例中，例如，对第一存储装置(ID = I)发送ID信息(ID = I)、写入指令以及写入数据(图3的ICD1)，并在数据被写入到第一存储装置的存储部之后，返回确认ACK。然后，同样地对第二存储装置(ID = 2)发送数据等，并在数据写入完成之后，返回确认ACK。如图3所示，在比较例中，在存储装置接收写入数据之后到数据写入完成之前的期间即写入必要期间TM经过后，从存储装置返回确认ACK。因此，例如，如图3所示，在连接有四个存储装置的情况下，除了数据等的通信所需的时间以外，还需要写入必须时间TM的4倍的长度(4XtTM)。通常的情况下，数据写入存储部所需的时间比通信所需的时间长。例如，针对一个存储装置的数据等的通信所需的时间约为100 μ S，但是写入必须时间TM的长度约为5ms。因此，在图3的比较例中，总的写入必要期间的长度约为20ms。另一方面，根据本实施方式的存储装置和主机装置，如图2所示，可以设置一个确认等待期间TW，该确认等待期间TW的长度tTW如上所述满足tTM彡tTW < 2 X tTM。例如， 在tTM = 5ms的情况下,5ms ( tTW < 10ms,因此与图3的比较例相比，能够缩短数据写入处理所需的时间。另外，在比较例中，总的写入时间与存储装置的个数成比例地增加，但是在本实施方式的存储装置和主机装置中，虽然通信所需的时间增加，但确认等待期间TW的长度不增加。这样，根据本实施方式的存储装置和主机装置，主机装置能够在对与总线连接的多个存储装置的各存储装置写入数据的处理中，在向各存储装置的数据发送完成之后，依次地接收确认ACK，因此能够缩短总的写入处理时间。并且，由于即使存储装置的个数增加确认等待期间的长度也不增加，因此能够抑制总的写入处理时间的增加。2.数据写入处理图4是从主机装置400向第一至第四存储装置100-1 100_4发送数据之后到数据被写入到各存储装置100的存储部120之前的详细的时序图。最初主机装置400对第一存储装置(ID = OxOl)发送ID信息、写入指令以及数据。如图4所示，例如，ID信息由IO 17这样的8位构成，并被附加奇偶校验位IP。另外，例如，写入指令由CO Cj (j是自然数)这样的j+Ι位构成，并被附加奇偶校验位CP。另外，例如，数据由DO Dk这样的k+Ι位构成，并被其附加奇偶校验位DP。奇偶校验位IP、CP、DP是为了进行奇偶校验而被附加的位，是使I的个数始终为偶数或奇数而被附加的位。在ID识别期间IDC中，第一存储装置(ID = I)的ID比较器ID_C0MP识别所接收到的ID信息与自身的ID信息一致。在随后的指令识别期间CMD中，操作码解码器OPCDEC识别接收到的指令是写入指令。然后，在随后的数据接收期间DAT中，I/O控制器I/0_CNTL接收数据并数据输出到存储控制部130。存储控制部130在随后的存储器写入期间MWRT中向存储部120写入数据。在数据已被正常地写入的情况下，存储控制部130将内部确认信号i_ack设定为H电平。其后，第一存储装置等待从主机装置400发送用于请求返回确认的ID彳目息。另一方面，在最初的ID识别期间IDC内，第二存储装置(ID = OxOF)的ID比较器ID_C0MP识别所接收到的ID信息与自身的ID信息不一致。然后，第二存储装置不接收指令和数据而处于空闲期间IDL。在之后的ID识别期间IDC中，在识别出所接收到的ID信息与自身的ID信息一致的情况下，接收写入指令和数据。此外，在图4中，ID识别期间IDC、指令识别期间CMD以及数据接收期间DAT总体标记为IDCMDA。然后，在存储器写入期间MWRT中向存储部120写入数据，在数据被正常地写入到存储部120的情况下，将内部确认信号i_ack设定为H电平。其后，第二存储装置等待从主机装置400发送用于请求返回确认的ID信息。同样地，对于第三、第四存储装置(ID = 0xE2、0xEF)，在识别出所接收到的ID信息与自身的ID信息一致的情况下，接收写入指令和数据，并在存储器写入期间MWRT中向存储部120写入数据，在数据被正常地写入的情况下，将内部确认信号i_ack设定为H电平。之后，第三、第四存储装置等待从主机装置400发送用于请求返回确认的ID信息。如图4所示，确认等待期间TW是在最后执行数据写入的第四存储装置中向存储部120写入数据所必须的期间。
图5是数据被写入到各存储装置100的存储部120之后从主机装置400发送ID信息、各存储装置100返回确认ACK之前的详细的时序图。此外，图5中示出了第一、第二存储装置的ACK返回，由于第三、第四存储装置的ACK返回与第一、第二存储装置一样，所以省略第三、第四存储装置的ACK返回。在确认等待期间TW经过之后，主机装置400将复位信号XRST设定为H电平，此时第一复位解除期间TRl开始。在该时间点，由于第四存储装置(ID = OxEF)的数据写入完成，所以第一至第四存储装置均处于能够返回确认的状态。在第一复位解除期间TRl中，主机装置400在第一时钟期间TCl内发送时钟，并基于该时钟发送第一存储装置的ID信息(ID = 0x01)。第一存储装置基于第一时钟期间TCl的时钟接收ID信息，并识别该ID信息与自身的ID信息一致(ID识别期间IDC)。然后，由于内部确认信号i_ack被设定为H电平，所以第一存储装置迁移到ACK返回等待期间ASB。主机装置400在第一时钟期间TCl结束后，在第二时钟期间TC2中发送用于接收ACK的时钟，第一存储装置基于第二时钟期间TC2的时钟返回ACK(ACK输出期间ASD)。第二至第四存储装置在ID识别期间IDC接收ID信息，但是由于该ID信息与自身的ID信息不一致，所以第二至第四存储装置迁移到空闲期间IDL。在第二复位解除期间TR2中，主机装置400在第一时钟期间TCl内发送时钟，并基于该时钟发送第二存储装置的ID信息(ID = OxOF)。第二存储装置基于第一时钟期间TCl的时钟接收ID信息，并识别该ID信息与自身的ID信息一致(ID识别期间IDC)。然后，由于内部确认信号i_ack被设定为H电平，所以第二存储装置迁移到ACK返回等待期间ASB。主机装置400在第一时钟期间TCl结束后，在第二时钟期间TC2中发送用于接收ACK的时钟，第二存储装置基于第二时钟期间TC2的时钟返回ACK(ACK输出期间ASD)。第一、第三、第四存储装置在ID识别期间IDC中接收ID信息，但是由于该ID信息与自身的ID信息不一致，所以第一、第三、第四存储装置迁移到空闲期间IDL。同样地，在第三、第四复位解除期间TR3、TR4中，第三、第四存储装置返回ACK。在图5中，各存储装置在ACK输出期间ASD中将数据端子TDA设定为H电平，在该期间以外的期间中将数据端子TDA设定为高阻抗状态。这样，数据信号线SDA的信号电平在ACK输出期间ASD ( S卩，第二时钟期间TC2)中保持H电平，其后缓慢地下降到L电平。此夕卜，如后述的那样，表示确认ACK的信号不限定于图5所示的信号波形，也可以是其他的信号波形。
图6是说明第一复位解除期间TRl中主机装置400的数据端子HDA以及第一存储装置100-1的数据端子TDA的状态的图。此外，由于第二至第四复位解除期间TR2 TR4与第一复位解除期间TRl是一样的，因此省略说明。如图6所示，主机装置400的数据端子HDA在第一时钟期间TCl中是将ID信息输出的输出状态0UT，在该期间以外的期间是高阻抗状态Hi-z。S卩，主机装置400的通信处理部410在第一时钟期间TCl结束后，将数据端子HDA设定为高阻抗状态Hi-Z。另一方面，第一存储装置100-1的数据端子TDA在第二时钟期间TC2中是将ACK输出的输出状态0UT，在该期间以外的期间是高阻抗状态Hi-Z。另外，虽然未图示，但第二至第四存储装置的各数据端子TDA由于不输出ACK，所以是高阻抗状态Hi-Z。这样，能够防止在第一时钟期间TCl内从主机装置输出的ID信息的信号受到第一至第四存储装置的干扰。另外，能够防止在第二时钟期间TC2内从第一存储装置输出的ACK信号受到主机装置400以及其他的存储装置的干扰。而且，在第一时钟期间TCl和第二时钟期间TC2之间，存储装置100的数据端子 TDA以及主机装置400的数据端子HDA均被设定为高阻抗状态Hi_Z。这样，通过设置与总线BS的数据信号线连接的所有的数据端子均被设定为高阻抗状态Hi-Z的期间，能够防止ID信息的信号以及ACK信号的相互干扰，从而能够可靠地收发这两者。图7的㈧和图7的⑶是说明存储装置100输出的确认ACK信号波形的图。图7的㈧所示的ACK信号波形是例如图6所示的ACK信号波形。S卩，存储装置100在第二时钟期间TC2中将数据端子TDA设定为H电平VH，在该期间以外的期间将数据端子TDA设定为高阻抗状态。在主机装置400的数据端子HDA和第二电源节点VSS(低电位电源节点)之间设置有电阻元件(终端电阻元件)。由于该电阻元件使电荷放电，所以数据信号线SDA的电压电平在第二时钟期间TC2结束后缓缓地下降到L电平。图7的⑶是ACK信号波形的其他的例子。在图7的⑶所示的ACK信号波形中，存储装置100的控制部110基于第二时钟期间TC2的时钟，使数据端子TDA的电压电平从高阻抗状态Hi-Z变为H电平VH (广义地，第一逻辑电平)，接着使数据端子TDA的电压电平从H电平VH变为L电平VL (广义地，第二逻辑电平)。然后，在第二时钟期间TC2结束后，将数据端子TDA恢复到高阻抗状态。具体地，在从第二时钟期间TC2开始的时刻至经过第一延迟时间TDl为止，将数据端子TDA设定为高阻抗状态Hi-Z，其后将数据端子TDA设定为H电平。然后，在从第二时钟期间TC2开始的时刻至经过第二延迟时间TD2为止，将数据端子TDA保持高电平，其后将数据端子TDA设定为L电平。然后，在第二时钟期间TC2结束的时刻，将数据端子TDA恢复到高阻抗状态Hi-Z。在图7的(B)所示的ACK信号波形中，通过在第二时钟期间TC2的后半期间中使数据端子TDA的电压电平从H电平VH变为L电平VL，能够使数据信号线SDA的电压电平急速地下降。这样，由于能够缩短到达下一个复位解除期间之前的等待时间，所以能够进一步缩短总的写入处理时间。如以上说明的那样，根据本实施方式的存储装置和主机装置，主机装置在对与总线连接的多个存储装置的各存储装置写入数据的处理中，能够在向各存储装置的数据发送完成之后依次地接收确认ACK。这样，不需要对各存储装置设置各自的确认等待期间，设置一个确认等待期间即可，因此能够缩短总的写入处理时间。并且，即使存储装置的个数增加确认等待期间的长度也不增加，因此能够抑制总的写入处理时间的增加。图8中示出与存储装置100以及主机装置400的数据端子TDA、HDA连接的输入输出缓冲器的构成例。图8的输入输出缓冲器被设置于存储装置100的控制部110以及主机装置400的通信处理部410中。输入输出缓冲器包括输出缓冲器0BF、输入缓冲器IBF以及两个反相器INV1、INV2。输出缓冲器OBF包括P型晶体管TP1、TP2以及N型晶体管TNI、TN2。输入缓冲器IBF包括P型晶体管TP3、TP4以及N型晶体管TN3、TM。控制信号VCNT是用于设定输入输出缓冲器的动作模式(输入模式和输出模式)的信号。在输入输出缓冲器被设定为输入模式的情况下，来自数据端子TDA(或者HDA)的信号被缓冲，并作为内部信号VA被提供给内部电路。另外，在输入输出缓冲器被设定为输出模式的情况下，来自内部电路的内部信号VA被缓冲，并从数据端子TDA (或者HDA)被输出。
在控制信号VCNT为H电平的情况下，由于TN2的栅极被设定为H电平、TP2的栅极被设定为L电平，所以TN2、TP2均处于接通状态。另一方面，由于TM的栅极被设定为L电平、TP4的栅极被设定为H电平，所以TM、TP4均是切断状态。因此，输出缓冲器OBF能够将内部信号VA缓冲并从数据端子TDA(或者HDA)输出。另外，输入缓冲器IBF不与第一、第二电源VDD、VSS连接，因此不工作。在控制信号VCNT为L电平的情况下，由于TN2的栅极被设定为L电平、TP2的栅极被设定为H电平，所以TN2、TP2均处于切断状态。另一方面，由于TM的栅极被设定为H电平、TP4的栅极被设定为L电平，所以TM、TP4均处于接通状态。因此，输入缓冲器IBF能够将来自数据端子TDA(或者HDA)的输入信号缓冲并输出到内部电路。另外，输出缓冲器OBF不与第一、第二电源VDD、VSS连接因而不工作，数据端子TDA (或者HDA)被设定为高阻抗状态。这样，通过使用图8的输入输出缓冲器，如图6所示，在第一时钟期间TCl内，能够将数据端子HDA设定为输出状态、将数据端子TDA设定为高阻抗状态。另外，在第二时钟期间TC2内，能够将数据端子TDA设定为输出状态、将数据端子HDA设定为高阻抗状态。并且，在第一时钟期间TCl和第二时钟期间TC2之间，能够将数据端子HDA和数据端子TDA均设定为高阻抗状态。3.系统、液体容器以及电路基板图9中示出了本实施方式的系统的基本的构成例。本实施方式的系统是例如喷墨式打印机等，并且包括第一存储装置100-1 第η (η是2以上的整数)存储装置100-η、安装有存储装置的η个电路基板200-1 200-η、包括电路基板的η个液体容器300-1 300-η、以及主机装置400。此外，本实施方式的存储装置和主机装置不限于图9的构成，而可以实施省略其构成要素的一部分、或者替换成其他的构成要素、或者追加其他的构成要素等各种变形。以下，以主机装置400为喷墨式打印机主体、液体容器300为墨盒、电路基板200为设于墨盒中的电路基板为例来说明。但是，在本实施方式中，主机装置、液体容器、电路基板也可以是其他的装置、容器、电路基板。例如，主机装置也可以是存储卡的读出器/写入器，电路基板也可以是设置于存储卡的电路基板。第一存储装置100-1 第η存储装置100_η分别包含复位端子TRST、时钟端子TCK、数据端子TDA、第一电源端子VDD以及第二电源端子VSS。这η个存储装置100-1 100-η的每一个包括存储部120 (例如，非易失性存储器等)，并且各个存储部120中存储有用于识别η个液体容器(例如，墨盒等)300-1 300-η的ID (Identification :身份)信息(例如，ID = 1、ID = 2、ID = 3等)。ID按照液体容器所容纳的液体的颜色等的种类而被赋予不同的值。主机装置400例如是打印机主体等，并且包括主机侧复位端子HRST、主机侧时钟端子HCK、主机侧数据端子HDA、第一电源端子VDD、以及第二电源端子VSS。如上所述，根据本实施方式的存储装置、主机装置以及系统，主机装置(打印机主 体)能够在对与总线连接的多个存储装置的各存储装置写入数据的处理中，在向各存储装置的数据发送完成之后，依次地接收确认ACK，因此能够缩短总的写入处理时间。在喷墨式打印机等中，墨盒(液体容器)为通常能够更换的构造，因此容易发生电连接部分的接触不良。例如，当在通信中发生数据端子的接触不良时，通信出错，从而存在写入错误的数据的可能性。或者，当在存储部的写入动作过程中发生电源端子的接触不良时，存在发生写入错误的可能性。为了抑制这样的不良情况的发生，期望尽可能缩短从主机装置向各存储装置的写入处理时间。根据本实施方式的存储装置、主机装置以及系统，由于能够缩短从主机装置向各存储装置的写入处理时间，所以能够减少由电连接部分的接触不良等引起的不良情况的发生。图10中示出了本实施方式的液体容器(墨盒)300的详细的构成例。在液体容器300的内部形成有用于容纳墨水的未图示的墨水室。另外，在液体容器300上设置有与墨水室连通的供墨口 340。该供墨口 340用于在液体容器300被安装于打印机时向印刷头单元供应墨水。液体容器300包括电路基板200。在电路基板上设有本实施方式的存储装置100，并进行墨水消耗量等数据的存储、与主机装置400之间的数据收发。电路基板200例如由印刷基板实现，并被设置在液体容器300的表面。在电路基板200上设有第一电源端子VDD等端子。并且，在液体容器300被安装于打印机时，这些端子与打印机侧的端子接触(电连接)，由此进行电源和数据的交换。图11的(A)和图11的⑶中示出了设置有本实施方式的存储装置100的电路基板200的详细的构成例。如图11的⑷所示，电路基板200的表面(与打印机连接的面)上设有具有多个端子的端子组。该端子组包括第一电源端子VDD、第二电源端子VSS、复位端子TRST、时钟端子TCK、以及数据端子TDA。各端子例如由形成为矩形形状(大致矩形形状)的金属端子实现。并且，各端子经由设于电路基板200上的未图示的布线图案层或通孔与存储装置100连接。如图11的⑶所示，在电路基板200的背面(与打印机连接的面的内侧的面)上设置有本实施方式的存储装置100。存储装置100例如可由具有EEPR0M、闪存或铁电体存储器等的半导体存储装置实现。在该存储装置100中存储有与墨水或液体容器300相关的各种数据，例如，存储有用于识别液体容器300的ID信息和墨水的消耗量等数据。墨水的消耗量数据是表示对于液体容器300内容纳的墨水、随着印刷的执行等被消耗的墨水量的累积的数据。该墨水消耗量的数据可以是表示液体容器300内的墨水量的信息，也可以是表示消耗了的墨水量的比例的信息。此外，如上对本实施方式进行了详细地说明，但是本领域技术人员能够容易地理 解的是，能够进行实质上不脱离本发明的新事项和效果的多种变形。因此，这样的变形例全部落在本发明的范围内。例如，在说明书或附图中，至少一次与更广义或者同义的不同的用语一起记载的用语，在说明书或附图的任何地方都能够替换成与此不同的用语。另外，存储装置、主机装置、电路基板、液体容器以及系统的构成、动作都不限于在本实施方式中所说明的，而能够实施各种变形。
权利要求
1.一种存储装置，其特征在于，包括 控制部，所述控制部与经由总线连接的主机装置进行通信处理； 存储部，来自所述主机装置的数据被写入所述存储部中；以及 存储控制部，所述存储控制部进行所述存储部的访问控制， 在所述主机装置执行的针对与所述总线连接的多个存储装置中的m(m是I以上的整数)个存储装置的数据写入的期间结束之后，所述控制部接收来自所述主机装置的ID信息，并且在来自所述主机装置的数据被正常地写入到自身的所述存储部的情况下，对所述主机装置返回确认。
2.根据权利要求I所述的存储装置，其特征在于， 包括复位端子， 在被输入到所述复位端子的来自所述主机装置的复位信号是表示复位解除的电平的第一复位解除期间至第m(m是2以上的整数)复位解除期间的各个期间内， 所述控制部接收与所述m个存储装置对应的m个ID信息中的任一个，并在接收到的所述任一个ID信息与自身的ID信息一致的情况下对所述主机装置返回所述确认。
3.根据权利要求2所述的存储装置，其特征在于， 包括时钟端子， 所述控制部基于被输入到所述时钟端子的第一时钟期间的时钟接收所述任一个ID信息， 并基于在所述第一时钟期间之后被输入到所述时钟端子的第二时钟期间的时钟返回所述确认。
4.根据权利要求3所述的存储装置，其特征在于， 所述控制部基于来自所述存储控制部的内部确认信号判断来自所述主机装置的数据是否被正常地写入到所述存储部中。
5.根据权利要求3或4所述的存储装置，其特征在于， 包括数据端子， 所述控制部基于所述第二时钟期间的时钟从所述数据端子输出表示所述确认的逻辑电平的信号。
6.根据权利要求5所述的存储装置，其特征在于， 所述控制部基于所述第二时钟期间的时钟，使所述数据端子从高阻抗状态变为第一逻辑电平，接着使所述数据端子从所述第一逻辑电平变为第二逻辑电平， 在所述第二时钟期间结束后，将所述数据端子恢复到高阻抗状态。
7.—种主机装置，其特征在于，包括 通信处理部，所述通信处理部与经由总线连接的多个存储装置进行通信处理；以及 控制部，所述控制部控制所述通信处理部， 所述通信处理部在针对所述多个存储装置中的m(m是I以上的整数)个存储装置的数据写入期间结束后，发送与所述m个存储装置对应的m个ID信息，并在所述ID信息被发送之后进行确认接收处理。
8.根据权利要求7所述的主机装置，其特征在于， 包括复位端子，在从所述复位端子输出的复位信号是表示复位解除的电平的第一复位解除期间至第m(m是2以上的整数)复位解除期间中的各个期间内，所述通信处理部发送所述m个10信息中的任一个，并进行所述确认接收处理。
9.根据权利要求8所述的主机装置，其特征在于， 包括时钟端子和数据端子， 在所述第一复位解除期间至所述第m复位解除期间的各个复位解除期间中的第一时钟期间内， 所述通信处理部从所述时钟端子输出所述第一时钟期间的时钟， 并基于所述第一时钟期间的时钟从所述数据端子输出所述任一个ID信息， 在所述各复位解除期间中的、所述第一时钟期间后的第二时钟期间内，所述通信处理部从所述时钟端子输出用于接收所述确认的所述第二时钟期间的时钟。
10.根据权利要求9所述的主机装置，其特征在于，所述通信处理部在所述第一时钟期间结束后将所述数据端子设定为高阻抗状态。
11.一种电路基板，其特征在于，包括权利要求I至6中任一项所述的存储装置。
12.—种液体容器，其特征在于，包括如权利要求I至6中任一项所述的存储装置。
13.—种系统,其特征在于,包括 如权利要求I至6中任一项所述的存储装置；以及 如权利要求7至10中任一项所述的主机装置。
14.根据权利要求13所述的系统，其特征在于， 在所述第一时钟期间和所述第二时钟期间之间，所述存储装置的所述数据端子和所述主机装置的所述数据端子均被设定为高阻抗状态。
全文摘要
提供能够收发确认并且能够缩短写入处理时间的存储装置、主机装置、电路基板、液体容器以及系统等。存储装置100包括控制部110，控制部110与经由总线BS连接的主机装置400进行通信处理；存储部120，来自主机装置400的数据被写入存储部120中；以及存储控制部130，存储控制部130进行存储部120的访问控制。在主机装置400执行的针对与总线BS连接的多个存储装置100中的m(m是1以上的整数)个存储装置的数据写入的期间结束后，控制部110接收来自主机装置400的ID信息，并且在来自主机装置400的数据被正常地写入到自身的存储部120的情况下，对主机装置400返回确认。
文档编号B41J2/175GK102756564SQ2012101293
公开日2012年10月31日 申请日期2012年4月23日 优先权日2011年4月22日
发明者佐藤润 申请人:精工爱普生株式会社