显示器件和电子装置的制作方法

专利名称：显示器件和电子装置的制作方法
技术领域：
本发明涉及一种有源矩阵型显示器件(例如液晶显示器件)以及一 种使用该有源矩阵型显示器件的电子装置。
背景技术：
近年来，移动电话和PDA (个人数字助理)以及其他移动终端正在 显著地普及。在这些移动终端快速普及的背后的因素的一个原因是，在 其上安装了液晶显示器件来作为输出显示部件。这是因为液晶显示器件 是具有基本上不需要用于驱动的功率并且消耗低功率的特征的显示器 件。
在把多晶硅TFT (薄膜晶体管)用作像素的开关元件的有源矩阵型 显示器件中，趋势是在同一个基板上与其中像素被布置成矩阵的显示区 域一起集成地形成数字接口驱动电路。
在该集成驱动电路型显示器件中，在有效显示部中的外围(框架) 布置水平驱动系统和垂直驱动系统，这些驱动系统通过使用低温多晶硅 TFT与像素区域被集成地形成在同 一个基板上。
图1是示出一般集成驱动电路型显示器件的示意结构的图(例如参 考专利文献l)。
在该液晶显示器件中，如图1中所示，下述部分被集成在一起有 效显示部2,其中包含液晶单元的多个像素在透明绝缘基板(例如玻璃 基板l)上被布置成矩阵；在该玻璃基板l上，在图1中的有效显示部2 之上和之下布置的一对水平驱动电路(H驱动器)3U和3D;在图1中 有效显示部2的一侧布置的垂直驱动电路(V驱动器)4;产生多个参 考电压的一个参考电压产生电路(REF DRV) 5;数椐处理电路 (DATAPRC) 6等。
这样，在图1中的集成驱动电路型液晶显示器件中，因为数据线被 分为奇数线和偶数线，并且两条线被单独驱动，所以在有效像素部2的 两侧(图1中的上和下)上布置两个水平驱动电路3U和3D。
图2是示出用于单独驱动奇数线和偶数线的图1中的水平驱动电路3U和3D的结构的一个例子的方框图。
如图2中所示，用于驱动奇数线的水平驱动电路3U和用于驱动偶 数线的水平驱动电路3D具有相同的结构。
具体而言，它们具有与水平传输时钟HCK(未示出)同步地连续输 出移位脉冲(采样脉沖)的移位寄存器(HSR)组3HSRU和3HSRD、 通过由移位寄存器31U和31D提供的采样脉冲连续采样并锁存数字图 像数据的采样锁存电路组3SMPLU和3SMPLD、用于采样锁存电路32U 和32D的线性连续锁存数据的线性连续锁存电路组3LTCU和3LTCD、 以及将在线性排序锁存电路33U和33D处线性排序的数字图像数据转 换成模拟图像信号的数字/模拟转换电路(DAC)组3DACU和3DACD。
注意，电平移位电路通常被布置在DAC 34U和34D的输入级处， 并且数据在电平升高之后被输入到DAC 34。
专利文献l:日本专利z^布(A) No. 2002-175033。

发明内容
本发明将要解决的问题
在图1等中的液晶显示器件被构造成使得，通过RGB接口电路中 的电平移位电路来将例如具有预定电平的主时钟MCK或来自外部的水 平同步信号Hsync的电平移位到面板内(in-panel)逻辑电平，并将结果
提供给在绝缘基板上形成的期望电路。
通常，电平移位电路被构造成在其输入级处布置供给有低电源电压 (面板输入电压、设定(set)输出电压)的CMOS反相器，并在紧接 着的后续级处通过电平移位级将电平移位，从而供给高电源电压(面板 内逻辑驱动电压)，因此它具有下列缺点。
在当前低温多晶硅TFT中，在再上升时阈值电压Vth —直上升到大 约1.5V。
因此，在上述类型的电平移位电路中，当输入电源电压下降到例如 大约1.8V时，栅极电压停止下降以接近形成反相器的晶体管Tr的阈值 电压Vth,结果对于高频信号变得难以操作该电路。
为此，当使集成驱动电路型显示面板商品化时，如果从设定侧输出 的信号幅度低，那么在所述设定和面板之间外部安装的电平转换芯片就 变为必须的，因此这在成本、可靠性和外观方面变得大为不利。本发明是提供一种具有高阈值电压并且能够通过使用具有大的变
化的低温多晶硅将输入电压放大为与IC的电源电压相同的显示器件、
以及一种使用该显示器件的电子装置。 解决所述问题的手段
本发明的第一方面是一种供给有至少一个主时钟的集成驱动电路 型显示器件，所述显示器件具有电平转换电路，该电平转换电路用于将 在输入所述主时钟时的第一电平转换为内部驱动电压电平的第二电
平，并将其输出到预定电路，其中所述电平转换电路包括L个电平移 位器，这些电平移位器属于需要周期性复位操作的类型；逻辑电路，用 于基于经过电平移位的水平同步信号Hsync，将具有N个水平周期的周 期、用于所述MCK电平移位器的复位脉沖在移位M个水平周期(其中 M<N)之后输入到电平移位器，并输出所得到的信号；以及功能，用于 对于M个水平周期，在L个电平移位器的输出中选择不执行复位操作 的电路，并将经过电平移位的主时钟作为最后的输出信号输出。
优选地，所述电平移位器包括在所述内部驱动电压电平电位与参 考电位之间连接的反相器；第一节点；与所述反相器的输入端连接的第 二节点；与所述反相器的输出端连接的第三节点；在所述第一节点与所 述第二节点之间连接的电容器；以及电路，用于防止输入所述主时钟正
好一个复位周期，将作为所述第一电平电位和参考电位的中间电位的参 考电压提供给所述第一节点，并使所述第二节点和所述第三节点变为导 通状态。
优选地，所述第二节点和所述第三节点通过开关晶体管连接，并且 当没有导通时，开关晶体管的栅极电位被保持在负电位。 优选地，所述反相器与负电位而不是参考电位相连。 本发明的第二方面是一种电子装置，所述电子装置具有供给有至少 一个主时钟的集成驱动电路型显示器件，其中所述显示器件具有电平转 换电路，该电平转换电路用于将在输入所述主时钟时的第一电平转换为 内部驱动电压电平的第二电平，并将其输出到预定电路，其中所述电平 转换电路包括L个电平移位器，这些电平移位器属于需要周期性复位 操作的类型；逻辑电路，用于基于经过电平移位的水平同步信号Hsync, 将具有N个水平周期的周期、用于所述MCK电平移位器的复位脉沖在 移位M个水平周期(其中M<N)之后输入到电平移位器，并输出所得到的信号；以及功能，用于对于M个水平周期，在L个电平移位器的 输出中选择不执行复位操作的电路，并将经过电平移位的主时钟作为最 后的输出信号输出。 本发明的效果
根据本发明，消除外部安装的IC的成本并降低外部安装的部件的 数量变得可能。
此外，因为外部安装的部件变得不必要，所以有助于减小模块的厚 度变得可能。


图1是示出一般集成驱动电路型显示器件的示意结构的视图。
图2是示出单独驱动奇数线和偶数线的图1中水平驱动电路的结构
的一个例子的方框图。
图3是示出根据本发明一个实施例的集成驱动电路型显示器件的布
局的视图。
图4是示出根据本发明该实施例的集成驱动电路型显示器件的电路
功能的系统方框图。
图5是示出液晶显示器件的有效显示部的结构的例子的电路图。 图6是示出本实施例的第一和第二水平驱动电路的基本结构的一个
例子的方框图。
图7是示出根据本实施例的接口电路中的主时钟的电平转换电路的 结构的一个例子的视图。
图8是示出图7中的电平移位器的结构的一个具体例子的电路图。 图9是示出图7中的逻辑电路的结构的一个具体例子的电路图。 图10是示出图7中的参考电压产生电路的结构的一个例子的电路图。
图11是示出图7中的参考电压产生电路的结构的另一个例子的电路图。
图12是示出图7中的电平转换电路的总体时序图的视图。
图13是示出图8中的电平移位器的时序图的视图。
图14A到图4C是用于解释根据本实施例的接口电路的特性的图。图15是示出根据本实施例的MCK电平移位器的结构的另 一个例子 的电路图。
图16是示出根据本实施例的MCK电平移位器的结构的又一个例子 的电路图。
图17是示意性示出由移动电话组成的根据本发明实施例的移动终 端的结构的外观的视图。 附图标记说明
10…液晶显示器件，U…玻璃基板，12…有效显示部，13…水平驱动 电路，13U…第一水平驱动电路，13D…第二水平驱动电路,13SMPL…采 样锁存电路组，131…第一采样锁存电路，132…第二采样锁存电路， 133…第三采样锁存电路，134…第一锁存电路，134…第一锁存电路， 135…第二锁存电路，136…第三锁存电路，137…第一锁存系统，138…第 二锁存系统，130SEL…锁存输出选择开关，13DAC…数字/模拟转换电 路，13ABUD…模拟緩冲器，13LSEL…线路选择器,14…垂直驱动电路， 15…数据处理电路，16…电源电路，17…接口电路，17LSMCK…电平转 换电路，171-1、 171-2…MCK用的电平移位器，172…异步型电平移位电 路，173…逻辑电路，174…参考电压产生电路，175、 176…开关电路， 177…反相器,以及177、 18…定时发生器。
具体实施例方式
以下将参考附图给出本发明各实施例的详细解释。
图3和图4是示出根据本发明一个实施例的集成驱动电路型显示器
件的结构的一个例子的示意结构图，其中图3是示出根据本实施例的集 成驱动电路型显示器件的布局的视图，以及图4是示出根据本实施例的 集成驱动电路型显示器件的电路功能的系统方框图。
这里，将通过把其中本发明应用于使用液晶单元作为像素的电光元 件的有源矩阵型液晶显示器件的情况作为一个例子来给出解释。
在该液晶显示器件10中，如图3中所示，下述部分被集成在一起 有效显示部(ACDSP) 12，其中包含液晶单元的多个像素在透明绝缘基 板(例如玻璃基板11)被布置成矩阵；在图3中的有效显示部12之上 和之下布置的一对第一和第二水平驱动电路(H驱动器HDRV) 13U和 13D;在图1中的有效显示部2 —侧布置的垂直驱动电路(V驱动器VDRV) 14;数据处理电路(DATAPRC) 15;由DC-DC转换器形成的 电源电路(DC-DC) 16;接口电路(I/F) 17;定时发生器(TG) 18; 以及用于给水平驱动电路13U和13D提供多个驱动参考电压的参考电 压驱动电路(REFDRV) 19等等。
此外，在玻璃基板11上第二水平驱动电路13D的位置附近中的边 缘部处形成用于输入数据等的焊盘20。
玻璃基板11由其中包含有源元件(例如晶体管)的多个像素电路 被布置成矩阵的第一基板以及以预定间隙面对该第一基板布置的第二 基板构成。液晶被密封在所述第一和第二基板之间。
在绝缘基板上形成的电路组通过低温多晶硅TFT工艺形成。也就 是，该集成驱动电路型显示器件10由布置在有效显示部12的外围(框 架)处的水平驱动系统和垂直驱动系统构成，并且这些驱动系统通过使 用多晶硅TFT与像素区域部一起被集成地形成在同一个基板上。
在本实施例的集成驱动电路型液晶显示器件10中，在有效像素部 12的两侧(图3中的上和下)上布置两个水平驱动电路13U和13D,原 因是为了驱动被分为奇数线和偶数线的数据线。
在这两个水平驱动电路13U和13D中，通过下列步骤来使用RGB 选择器系统将三个数字数据存储在采样锁存电路中，在一个水平周期 (H)期间由公共数字/模拟转换电路执行三次到模拟数据的转换处理， 以时分方式在该水平周期中选择三个模拟数据，并将其输出到数据线 (信号线)。
在本实施例中，对于下述定义将给出解释在这三个数字图像数据 R、 G和B中，数字R数据作为第一数字数据，数字B数据作为第二数 字数据，以及数字G数据作为第三数字数据。
以下将顺序地解释本实施例的液晶显示器件10的组件的结构和功能。
有效显示部12具有包含液晶单元并且被布置成矩阵的多个像素。 此外，在有效显示部12中，由水平驱动电路13U和13D以及垂直
驱动电路14驱动的数据线和垂直扫描线被布置成矩阵。
图5是示出有效显示部12的具体结构的一个例子的视图。
这里，为了简化该图，使用三行(第n-l行到第n+l行)和四列(第
m-2列到第m+l列)的像素阵列的情况来作为一个例子。在图4中，在显示部12中，垂直扫描线…、121n-l、121n、121n+l、…和 数据线…、122m-2、 122m-l、 122m、 122m+l、…被布置成矩阵，并且 单位像素123被布置在它们的交点处。
单位像素123被构造成具有作为像素晶体管的薄膜晶体管TFT、液 晶单元LC、以及存储电容Cs。这里，液晶单元LC是指在由薄膜晶体 管TFT形成的像素电极(一个电极)与面对该像素电极所形成的对电极 (另一个电极)之间产生的电容。
薄膜晶体管TFT的栅极电极与垂直扫描线…、121n-l、 121n、 121n+l、…相连，并且其源极电极与数据线…、122m-2、 122m-l、 122m、 122m+l、…相连。
对于液晶单元LC,其像素电极与薄膜晶体管TFT的漏极电极相连， 并且其对电极与公共线124相连。存储电容Cs被连接在薄膜晶体管TFT 的漏极电极与公共线124之间。
对于公共线124，由与驱动电路等集成地形成在玻璃基板U上的 VCOM电路21提供预定AC电压来作为/〉共电压Vcom。
垂直扫描线…、121n-l、 121n、 121n+l、…的每端与图3中所示的 垂直驱动电路14相应^f亍的每个输出端相连。
垂直驱动电路14被构造成例如包括移位寄存器，与垂直传输时钟 VCK (未示出)同步连续地产生垂直选择脉冲，并将其提供给垂直扫描 线…、121n誦l、 121n、 121n+l、…，从而执4亍垂直扫描。
此外，在显示部12中，例如，数据线…、122m-2、 122m-l、 122m、 122m+l、…的每端与图3中所示的第一水平驱动电路13U的相应列的每 个输出端相连，而它们的另一端与图3中所示的第二水平驱动电路13D 的相应列的输出端相连。
第一水平驱动电路13U将R数椐、B数椐和G数据的三个数字数 据存储在采样锁存电路中，在一个水平周期(H)期间执行三次到模拟 数据的转换处理，以时分方式在该水平周期中选择三个数据，并将其输 出到相应的数据线。
与该RGB选择器系统的使用一起，第一水平驱动电路13U以时分 方式将在第一和第二采样锁存电路中锁存的R数据和B数椐传输给第一 锁存电路，并进一步传输给第二锁存电路，在将所述R数据和B数据类 时分地传输给锁存电路的周期中，将在第三采样锁存电路中锁存的G数据传输给第三锁存电路，在一个水平周期期间有选择地输出在第二锁存
电路和第三锁存电路中锁存的R、 B或G数据，从而将其转换为模拟数 据，以时分方式在该水平周期中选择三个模拟数据，并将其输出到相应 的数据线。
也就是，在本实施例的水平驱动电路13U中，为了实现RGB选择 器系统，其被构造成并行布置用于两个数字R和B数据的第 一锁存系统 和用于一个数字G数据的第二锁存系统，并且共享在选择器之后的数字 /模拟转换电路(DAC)、模拟緩沖器、以及线路选择器，从而实现框架 的变窄和功率消耗的降低。
第二水平驱动电路13D基本具有与第一水平驱动电路13U相同的 结构。
图6是示出本实施例的第一水平驱动电路13U和第二水平驱动电路 13D的基本结构的一个例子的方框图。以下将它们作为水平驱动电路13 来解释。
注意，该水平驱动电路示出与三个数字数据对应的基本结构，实际 上，多个相同的结构被并行布置。
如图6中所示，水平驱动电路13具有移位寄存器(HSR)组13HSR、 采样锁存电路组13SMPL、锁存输出选择开关130SEL、数字/模拟转换 电路13DAC、模拟緩冲器13ABUF、以及线路选择器13LSEL。
移位寄存器组13HSR具有多个移位寄存器(HSR),以用于与水平 传输时钟HCK(未示出)同步地将来自与每列对应的每个传输级的移位 脉冲(采样脉冲)连续输出到采样锁存电路组13SMPL。
采样锁存电路组13SMPL具有用于连续采样并锁存作为第一数字数 据的R数据的第 一采样锁存电路131 、用于连续采样并锁存作为第二数 字数据的B数据并且以预定的定时将锁存于第一采样锁存电路131中的 锁存R数据进行锁存的第二采样锁存电路132、用于连续采样并锁存作 为第三数字数据的G数据的第三采样锁存电路133、用于连续传输在第 二采样锁存电路132中锁存的数字数据R或B数据的第一锁存电路 134、具有电平移位功能以用于将锁存于第一锁存电路134中的数字R 或B数据转换为更高电压幅度并将其锁存的第二锁存电路135、以及具 有电平移位功能以用于将锁存于第三采样锁存电路133中的数字G数据 转换为更高电压幅度并将其锁存的第三锁存电路136。在具有上述结构的采样锁存电路组13SMPL中，第一锁存系统137 由第一采样锁存电路131、第二采样锁存电路132、第一锁存电路134 和第二锁存电路135形成，以及第二锁存系统138由第三采样锁存电路 133和第三锁存电路136形成。
在本实施例中，从数椐处理电路15输入到水平驱动电路13U和13D 的数据以0-3V (2.9V)系统的电平来供给。
然后，通过作为采样锁存电路组13SMPL的输出级的第二和第三锁 存电路135和136的电平移位功能，使该电平升高到例如-2.3V到4.8V。
锁存输出选择开关130SEL有选择地切换采样锁存电路组13SMPL 的输出并将其输出到数字/模拟电路13DAC。
数字/模拟转换电路13DAC在一个水平周期期间执行三次数字/才莫 拟转换。也就是，数字/模拟转换电路13DAC在一个水平周期期间将三 个数字R、 B和G数据转换为模拟数据。
模拟緩冲器13ABUF对在数字/模拟转换电路13DAC处转换为模拟 信号的R、 B和G数据进行緩冲并将其输出到线路选择器13LSEL。
线路选择器13LSEL在一个水平周期期间选择三个模拟R、 B和G 数据，并将其输出到相应的数据线DTL-R、 DTL-B和DTL-G。
这里将给出水平驱动电路13中的操作的解释。
在水平驱动电路13中，当采样连续的图像数据时，它们被存储在 第一、第二和第三采样锁存电路131、 132和133中。
当完成了将一个水平方向线上的所有数据存储到第一、第二和第三 采样锁存电路131到133中时，在水平方向消隐周期期间第二采样锁存 电路132中的数据被传输到第一锁存电路134，并且立即被传输并存储 在第二锁存电路135中。
接着，第一采样锁存电路131中的数据被传输到第二采样锁存电路 132中，并且立即被传输并存储在第一锁存电路134中。此外，在同一 个周期期间，第三采样锁存电路133中的数椐被传输到第三锁存电路 136。
然后，下一个水平方向线上的数据被存储在第一、第二和第三采样 锁存电路131、 132和133中。
在其中存储下一个水平方向线的数据的周期期间，通过切换锁存输
出选择开关130SEL来将在第二锁存电路135和第三锁存电路136中存储的数据输出到数字/模拟转换电路13DAC。
之后，在第一锁存电路134中存储的数据被传输并存储在第二锁存 电路135中。通过切换锁存输出选择开关130SEL来将该数据输出到数 字/模拟转换电路13DAC。
通过该采样锁存方法，三个数字数据被输出到数字/模拟转换电路 13DAC，因此实现更高的精度和更窄的框架变得可能。
此外，第三个数字数据将是具有易于对人眼施加最大影响的颜色的 数据，也就是G数据，从该观点来看，当存储一个水平方向线的数据时 不进行传输工作，并且对于液晶的VT特性，在RGB选择器驱动的情况 下，有益的是以B(蓝色)—绿色(G) —R(红色)的顺序对其进行写 入，因此这显示出对图像质量的变化的容忍度。
数据处理电路15具有电平移位器151，用于将从外部输入的并行 数字R、 G和B数据的电平从0-3V (2.9V)系统变为6V系统；串行/ 并行转换电路152，用于将经过电平移位的R、 G和B数据从串行数据 转换为用于相位调整和降低频率的并行数据；以及下变换器"3，用于 将并行数据从6V系统向下移位到0-3V (2.9V)系统，以及将奇数数据 输出到水平驱动电路13U，并将偶数数据输出到水平驱动电路13D。
电源电路16包括DC-DC转换器，例如从外部供给有液晶电压VDD1 (例如2.9V)，基于通过预定校正系统来校正具有低(慢)频率并且振 荡频率具有变化的时钟所获得的已校正时钟、以及与主时钟MCK同步 的水平同步信号Hsync和从接口电路17或内置振荡电路供给的水平同 步信号Hsync,将该电压升压到两倍6V系统的内部面板电压VDD2 (例 如5.8V),并将其提供给面板内部的电路。
此外，电源电路16产生负电压VSS2 (例如-1.9V)和VSS3 (例如 -3.8V)来作为内部面板电压，并将其提供给面板内部的预定电路(接口 电路等)。
接口电路17将从外部供给的主时钟MCK、水平同步信号Hsync和 垂直同步信号Vsync的电平向上移位到面板内逻辑电平(例如VDD2电 平)，在电平移位之后将主时钟MCK、水平同步信号Hsync和垂直同 步信号Vsync提供给定时发生器18，并将水平同步信号Hsync提供给电 源电路16。
在基于通过校正内置振荡电路的时钟所获得的已校正时钟而不使用主时钟来通过电源电路16执行升压的结构的情况下，接口电路17可 以被构造成不向电源电路16供给主时钟MCK。可选择地，还有可能将 接口电路构造成使得，主时钟MCK不被用于电源电路16 —侧上的升 压，同时将来自接口电路17的主时钟MCK的供给线保持与电源电路16 的相同。
在本实施例中，高频信号主时钟MCK的电平移位系统使用电平转 换电路，该电平转换电路能够通过使用具有高阈值Vth和大的变化的低 温多晶硅来将输入电压放大为与IC的电源电压相同。
以下将给出在本实施例的接口电路中的电平转换电路的具体结构 和功能的解释。
图7是示出根据本实施例的接口电路中的主时钟的电平转换电路的
结构的一个例子的视图。
如图7中所示，接口电路17的主时钟的电平转换电路17LSMCK具 有L(在本实施例中L-2)个电平移位器(LSMCK1、 LSMCK2 ) 171-1 和171-2，它们与RGB并行接口的主时钟MCK的输入线并联连接，并 且属于其中需要周期性复位操作的类型；异步型电平移位电路(L/S) 172，其与水平同步信号Hsync的输入线相连；逻辑电路173，其使用经 过电平移位的水平同步信号Hsync将具有N个水平周期的周期、用于 MCK电平移位器171-1和171-2的复位脉冲在相位移动M个水平周期 (注意M<N)之后输入到电平移位器171-1和171-2,并且输出所得到 的信号；参考电压产生电路174，用于向电平移位器171-1和171-2提供 参考电压VREF;开关电路175和176，用于实现下述功能，即对于每 M个水平周期，在作为最后的输出信号的L个MCK电平移位器171-1 和171-2的输出之间选择不执行复位操作的电路，并且输出电平移位主 时钟LSMCK;以及反相器177。
图8是示出图7的电平移位器171 (-1、 -2)的具体结构的一个例子 的电路图。
图8的电平移位器171被构造成所谓的斩波器型比较器型电平移位
R 具体而言，l平移位器171具有n;勾道晶体管NT1711到NT1715、 p沟道晶体管PT1711和PT1712、反相器INV1711和电容器C171。此 外，在图8中，NDA表示第一节点，NAB表示第二节点，以及NDC表示第三节点。
晶体管NT17U在其源极和漏极处与主时钟MCK的输入端和节点 NDA相连，并且在其栅极处与反相器INV1711的输出端相连。反相器 INV1711的输入端与复位信号rst的输入线相连。
晶体管NT1712在其源极和漏极处与参考电压VREF的输入端Vref 和节点NDA相连，并且在其栅极处与复位信号rst的输入线相连。
晶体管PT1711的源极与面板内驱动电压(第二电源电压)VDD2 的供给线相连，漏极与晶体管NT1713的漏极相连，以及晶体管NT1713 的源极与参考电位VSS (GND)相连。然后，晶体管PT1711的栅极和 晶体管NT1713的栅极彼此连接，以便形成节点NDB。这些晶体管 PT1711和NT1713形成反相器INV1712。
晶体管PT1712的源极与面板内驱动电压(第二电源电压)VDD2 的供给线相连，其漏极与晶体管NT1714的漏极相连，以及晶体管 NT1714的源极与参考电位VSS(GND)相连。晶体管PT1712和NTH14 的连接点与输出端Tout相连。
然后，晶体管PT1712的栅极和晶体管NT1715的栅极彼此连接， 以及晶体管PT17U和晶体管NT1713的这些栅极的连接点和漏极的连 接点被连接以形成节点NDC。
晶体管NT1715 (开关晶体管)在其源极和漏极处与节点NDB和节 点NDC相连，并且在其栅极处与复位信号rst的输入线相连。
电容器C171的第一电极与节点NDA相连，并且第二电极与节点 NDB相连。
逻辑电路173具有用于下述的逻辑电路使用由异步型电平移位器 电路172电平移位过的水平同步信号Hsync以便产生MCK电平移位器 171-1和171-2的复位信号rst-l和rst-2,所述异步型电平移位器电路172 能够将外部输入的Hsync的电平异步地向上移位到面板内逻辑电压 (VDD2)。
图9是示出图7的逻辑电路173的具体结构的一个例子的电路图。 如图9中所示，逻辑电路173具有反相器INV1731和INV1732、 T
型触发器FF173、以及两个输入AND门AG1731和AG1732。
反相器INV1731的输入端与电平移位水平同步信号Hsync的输入端
Tin相连，而输出端与T型触发器FF173的输入端Tin、 AND门AG1731的一个输入端、以及AND门AG1732的一个输入端相连。
AND门AG1731的另一个输入端与反相器INV1732的输出端相
连。然后，反相器INV1732的输入端和AND门AG1732的另一个输入
端与T型触发器FF173的输出端out相连。此外，从T型触发器FF173
的输出端out输出用于切换开关175和176的选择脉冲SEL MCK。
参考电压产生电路174产生作为电压VDD0 (例如1.8V)的一半电
平的VDD0/2的参考电压VREF,并将其提供给电平移位器171-1和171-2
的参考电压输入端Vref。
图IO和图ll是示出图7的参考电压产生电路174的结构的例子的
电路图。
图10的参考电压产生电路174A被构造成使得电阻器元件RH41 和R1742被串联连接在电压VDD0的供给线和参考电位VSS ( GND ) 之间。从这两个电阻器元件的连接的中点输出VDD0/2的参考电压 VREF。
除了图IO的结构之外，图11的参考电压产生电路174B被配置成 具有与复位信号rst的供给线相连的栅极的n沟道晶体管NT1741的漏极 和源极被连接在电阻器元件T1741的接地侧上的一端与参考电位VSS 之间。
图11中的参考电压产生电路174B提供晶体管NT1741来作为开 关，以用于仅在复位操作时在电阻器元件中传送电流，从而实现恒定的 电流并且实现面板内电流消耗的降低。
这里将参考图12和图13的时序图来解释根据本实施例的电平转换 电路17LSMCK的操作。
图12示出图7中的电平转换电路的总体时序图，以及图13示出图 8中的电平移位器的时序图。
作为RGB并行接口信号，主时钟MCK和水平同步信号Hsync被输入。
在电平移位器172处，水平同步信号Hsync的电平从输入电压电平 (VDD0幅度)被转换为面板内逻辑电压(VDD2幅度)。经过电平转 换的水平同步信号Hsync被输入到逻辑电路173。
以及最后输出切换用的SW的选择脉P沖SEI^MCK。这里，在复位脉沖rst-l和rst-2的相位正好移动了 1个水平周期时执行输出。
复位脉冲rst-l和rst-2的信号被输入到电平移位器171-1和171-2。 在2个水平周期的周期期间由该复位信号来复位电平移位器171-1和 171-2。
作为从电平移位器171-1和171-2的输出信号中选择的一个信号， 最后的输出信号LSMCK被输出。在电平移位器171-1和171-2的输出 端处，确定选择脉冲SEL—MCK的相位，使得选择不执行复位操作的电 路。
将参考图13进一步详细解释电平移位器171-1和171-2内部的操作。
在复位周期期间，晶体管NT1711断开，晶体管NT1712和NT1715 接通，以及图8的CMOS反相器INV1712被绕过(节点NDB和NDC 短路)，因此在节点NDB和节点NDC处的电位变为反相器INV1712 的工作点电压。
另一方面，在节点NDA处的电位变为VREF ( =VDD0/2)电位。
在驱动状态中，晶体管NT1711接通，晶体管NT1712和NT1715 断开，并且在节点NDA处的电位变为外部输入脉沖MCK的电位。
节点NDB与电容器C171进行C耦合,并通过反相器INV1712工 作点附近的电压VDDO放大所述电位。
反相器INV1712的电位接近工作点，因此，即使当栅极电位的幅度 非常小时，电流也足够大，以便充分驱动后级流的栅极电容。为此，Tout 输出变为通过将MCK从VDD0放大为VDD2电位而获得的信号。
具有这种结构的接口电路17具有下面的特性。
如图14A中所示，在现有的显示器件中，异步型电平移位器L/S与 主时钟MCK和水平同步信号Hsync的输入脉冲相连，并将电压升压到 面板内的逻辑电压，然后输出到定时发生器18。
与此相对，如图14B和图14C中所示，根据本实施例的接口电路 17，需要复位的电平移位器171与主时钟MCK相连，并且通过使用在 异步型电平移位器172处经过转换的水平同步信号Hsync电平来产生该 复位信号。水平同步信号Hsync是并行RGB接口不可缺少的脉沖，因 此不管是否使用哪个系统，都有可能获得相同定时的输出波形。此外， 即使当使用水平同步信号Hsync来复位主时钟MCK时，也不会限制系统的功能。
注意，MCK用的电平移位器171不限于图8中的结构。还有可能 使用例如图15和图16中的电路结构。
图15的电平移位器171A提供转换部1711,以用于对施加给用作 有选择地连接节点NDB和节点NDC的开关的晶体管NT1715栅极的电 压的负侧电平进行转换，从而减小在驱动状态中节点NDB的关断漏电 流变得可能。由节点NDB的关断漏电流所存储的电位的变化显著降级 了该电路的操作，因此降低关断漏电流非常重要。
图16中的电平移位器171B与图15的电路结构的区别在于，降低 了反相器INV1712的负侧的电位电平VSS2。
通过该变化，改善了反相器INV1712的特性，因此提高了电平移位 器的动态范围。
定时发生器18与从接口电路17供给的主时钟MCK、水平同步信 号Hsync和垂直同步信号Vsync同步地产生用作水平驱动电路13U和 13D的时钟的水平起动脉沖HST和水平时钟脉冲HCK(HCKX)、以及 用作垂直驱动电路14的时钟的垂直起动脉冲VST和垂直时钟VCK (VCKX),将水平起动脉冲HST和水平时钟脉沖HCK (HCKX)提供 给水平驱动电路13U和13D,并将垂直起动脉沖VST和垂直时钟VCK (VCKX)提供给垂直驱动电路14。 接着将解释根据上述结构的操作。
主时钟MCK和水平同步信号Hsync作为RGB并行接口信号被输入 到接口电路17。
在接口电路17中，水平同步信号Hsync的电平通过电平移位器172
经过电平转换的水平同步信号Hsync被输入到逻辑电路173。
逻辑电路173产生具有2个水平周期的持续时间的复位脉冲rst-l
和rst-2、以及最后输出切换用的SW的选择脉冲SEL—MCK。这里，在
相位正好移动了 1个水平周期时输出复位脉冲rst-l和rst-2。
复位脉沖rst-l和rst-2的信号被输入到电平移位器171-1和171-2。
为此，在2个水平周期的周期期间将电平移位器171-1和171-2复位。 然后，作为从电平移位器171-1和171-2的输出信号中选择的一个
信号，最后的输出信号LSMCK被输出。从外部输入的并行数字数据在玻璃基板11上的数据处理电路15处 经历相位调整和用于降低频率的并行转换，并且R数据、B数据和G数 据被输出到第一和第二水平驱动电路13U和13D。
在第一和第二水平驱动电路13U和13D中，从数据处理电路"输 入的数字G数椐被连续采样1H并由第三采样锁存电路133保持。之后， 在水平消隐周期中将它们传输到第三锁存电路13 6 。
与此并行，R数据和B数据被单独采样1H，被保持在第一和第二 采样锁存电路131和132中，并在下一个水平消隐周期中被传输到第一 锁存电路134。
当完成将一个水平方向线的所有数据存储到第一、第二和第三采样 锁存电路131到133中时，第二采样锁存电路132中的数据在水平方向 消隐周期期间被传输到第一锁存电路134,并且立即被传输并存储在第 二锁存电路135中。
接着，在第一采样锁存电路131中的数据被传输到第二采样锁存电 路132,并且立即被传输并存储在第一锁存电路134中。此外，在同一 个周期期间，在第三采样锁存电路133中的数据被传输到第三锁存电路 136。
然后，下一个水平方向线的数据被存储在第一、第二和第三采样锁 存电路131、 132和133中。
在其中存储下一个水平方向线的数椐的周期期间，通过切换锁存输
出选择开关130SEL来将在第二锁存电路135和第三锁存电路136中存 储的数据输出到数字/模拟转换电路13DAC。
之后，在第一锁存电路134中存储的数椐被传输并存储在第二锁存 电路135中。通过切换锁存输出选择开关130SEL来将该数据输出到数 字/模拟转换电路13DAC。
在下一个1H周期期间，在数字/模拟转换电路13DAC处被转换为 模拟数据的R、 B和G数据被保持在模拟緩沖器13ABUF中，并且以将 1H周期分为三个的形式有选择地将模拟R、 B和G数椐输出到相应的 数据线。
注意，即使当改变G、 R和B的处理顺序时，这也可被实现。 如上所解释的，根据本实施例，接口电路17的主时钟的电平转换 电路17LSMCK具有L (在本实施例中L-2)个电平移位器171-1和171-2，其与RGB并行接口的主时钟MCK的输入线并联连接，并且属 于需要周期性复位操作的类型；异步型电平移位电路172，其与水平同 步信号Hsync的输入线相连；逻辑电路173,其使用经过电平移位的水 平同步信号Hsync将具有N个水平周期的周期、用于MCK电平移位器 171-1和171-2的复位脉沖在相位移动M个水平周期(注意NKN)之后 输入到电平移位器171-1和171-2，并输出所得到的信号；参考电压产生 电路174，用于向电平移位器171-1和171-2提供参考电压VREF;开关 电路175和176，用于实现下述功能，即对于每M个水平周期，在作为 最后的输出信号的L个MCK电平移位器171-1和171-2的输出之间选择 不执行复位操作的电路，并且输出电平移位主时钟LSMCK;以及反相 器177,因此可以获得下面的效果。
也就是，可以直接接收从所述设定側输出的并行RGB输入信号， 因此消除外部安装的IC的成本变得可能。
因为可以降低外部安装的部件的数量，所以可实现可靠性的提高。 此外，因为外部安装的部件变得不必要，所以有助于减小模块的厚 度变得可能。
此外，根椐本实施例，提供第一锁存系统137和第二锁存系统138， 所述第一锁存系统137级联连接用于第一数字数据(R)和第二数字数 据(B)的采样锁存电路131和132、第一锁存电路134、以及第二锁存 电路135并且连续传输数据，所述第二锁存系统138级联连接用于第三 数字数据的采样锁存电路133和第三锁存电路136,并且提供公共数字/ 模拟(DA)转换电路13DAC、模拟緩冲器电路13ABUF、以及在一个 水平周期(H)中有选择地将三个模拟数字(R、 B、 G)输出到相应数 据线的线路选择器13LSEL,结杲可以获得下面的效杲。
通过使用该结构，在与现有系统相同的点距的宽度中变得必需的 DA转换电路和模拟緩沖器电路的数量被减少，并且实现较窄的框架变 得可能。
此外，通过第一和第二数字数据用的和第三数字数据用的采样锁存 电路来构造数据处理电路，实现较高的精度变得可能。
也就是，根据本系统，使用这个结构可在绝缘基板上实现较高精度 和较窄框架的三线选择器系统和集成驱动电路型显示器件。
此外，可以减小水平驱动电路的数量，因此使用该结构可以实现低功率消耗的三线选择器系统和集成驱动电路型显示器件。
此外，数据在一个水平周期中被分为三个并被输出，因此操作速度
变高，但是使用该结构可以实现对图像质量的变化具有容忍度的三线选
择器系统和集成电路驱动型显示器件。
注意，在上述的实施例中，通过将本发明应用于有源矩阵型液晶显
示器件的情况作为一个例子给出了解释，但是本发明并不限于此，并且
还可以以相同的方式应用于其他有源矩阵型显示器件，例如使用电致发
光(EL)元件作为像素的电光元件的EL显示器件。
此外，由根据上述实施例的有源矩阵型液晶显示器件表示的有源矩 阵型显示器件可被用作个人计算机、文字处理器或者其他OA装置或电 视接收机等的显示器，并且还适合用作现在做的尺寸更小并且更紧凑的 移动电话、PDA或其他移动终端的显示部。
图17是示出应用本发明的移动终端(例如移动电话)的示意结构 的外观的视图。
根据该例子的移动电话200被配置成在器件外壳210的前表面上从 上侧连续布置有扬声器部220、显示部230、操作部240和话筒部250。
在具有这种结构的移动电话中，例如使用液晶显示器件作为显示部 230。使用根据上述实施例的有源矩阵型液晶显示器件来作为该液晶显 示器件。
这样，在移动电话或其他移动终端中，通过使用根据前述实施例的 有源矩阵型液晶显示器件作为显示部230，消除在安装于该液晶显示器 件中的电路中外部安装IC的成本变得可能，有可能降低外部安装的部 件的数量，并且因为外部安装的部件变得不必要，所以有助于减小模块 的厚度变得可能。
此外，间距变窄是可能，可以实现框架的变窄，并且可以实现显示 器件的功率消耗的降低，所以降低终端的功率消耗变得可能。
工业实用性
本发明的显示器件和电子装置可以通过使用具有高阈值电压和大 变化的低温多晶硅将输入电压放大为与IC的电源电压相同，因此，它 们可被用于个人计算机、文字处理器或者其他OA装置或电视接收机等 的显示器，并且还可被用于现在尺寸做的更小并且更紧凑的移动电话或 移动终端或PDA等的显示部。
权利要求
1.一种供给有至少一个主时钟的集成驱动电路型显示器件，包括电平转换电路，该电平转换电路用于将在输入所述主时钟时的第一电平转换为内部驱动电压电平的第二电平，并将其输出到预定电路，其中所述电平转换电路包括L个电平移位器，这些电平移位器属于需要周期性复位操作的类型，逻辑电路，用于基于经过电平移位的水平同步信号Hsync，将具有N个水平周期的周期、用于所述MCK电平移位器的复位脉冲在移位M个水平周期(其中M＜N)之后输入到电平移位器，并且输出所得到的信号，以及功能，用于对于M个水平周期，在L个电平移位器的输出中选择不执行复位操作的电路，并且将经过电平移位的主时钟作为最后的输出信号输出。
2. 如权利要求1所述的显示器件，其中所述电平移位器包括 反相器，其被连接在所述内部驱动电压电平电位与参考电位之间， 第一节点，第二节点，其与所述反相器的输入端相连，第三节点，其与所述反相器的输出端相连，电容器，其被连接在所述第一节点与所述第二节点之间，以及电路，用于防止输入所述主时钟正好一个复位周期，将作为所述第 一电平电位和参考电位的中间电位的参考电压提供给所述第一节点，并 使所述第二节点和所述第三节点变为导通状态。
3. 如权利要求2所述的显示器件，其中所述第二节点和所述第三 节点通过开关晶体管连接，并且当没有导通时，开关晶体管的栅极电位 被保持在负电位。
4. 如权利要求2所述的显示器件，其中所述反相器与负电位而不 是参考电位相连。
5. —种电子装置，具有供给有至少一个主时钟的集成驱动电路型 显示器件，其中所述显示器件包括电平转换电路，该电平转换电路用于将在输 入所述主时钟时的第一电平转换为内部驱动电压电平的第二电平，并将其输出到预定电路，以及其中所述电平转换电路包括L个电平移位器，这些电平移位器属于需要周期性复位操作的类型，逻辑电路，用于基于经过电平移位的水平同步信号Hsync，将具有 N个水平周期的周期、用于所述MCK电平移位器的复位脉沖在移位M 个水平周期(其中M<N)之后输入到电平移位器，并且输出所得到的 信号，以及功能，用于对于M个水平周期，在L个电平移位器的输出中选择 不执行复位操作的电路，并且将经过电平移位的主时钟作为最后的输出 信号输出。
6. 如权利要求5所述的电子装置，其中所述电平移位器包括 反相器，其被连接在所述内部驱动电压电平电位与参考电位之间， 第一节点，第二节点，其与所述反相器的输入端相连，第三节点，其与所述反相器的输出端相连，电容器，其被连接在所述第一节点与所述第二节点之间，以及电路，用于防止输入所述主时钟正好一个复位周期，将作为所迷第 一电平电位和参考电位的中间电位的参考电压提供给所述第一节点，并 使所述第二节点和所述第三节点变为导通状态。
7. 如权利要求6所述的电子装置，其中所述第二节点和所述第三 节点通过开关晶体管连接，并且当没有导通时，开关晶体管的栅极电位 被保持在负电位。
8. 如权利要求6所述的电子装置，其中所述反相器与负电位而不 是参考电位相连。
全文摘要
提供一种能够通过使用具有高阈值电压和大变化的低温多晶硅将输入电压放大为与IC电源电压相同的显示器件。还公开一种使用该显示器件的电子装置。该显示器件具有属于需要周期性复位操作的类型的MCK电平移位器(171-1，171-2)；逻辑电路(173)，用于通过使用电平移位的水平同步信号Hsync，将具有N个水平周期的周期、用于MCK电平移位器(171-1，171-2)的复位脉冲在相位移动M个水平周期(注意M＜N)之后输入到电平移位器(171-1，171-2)，并输出所得到的信号；以及功能，用于对于每M个水平周期，在L个电平移位器(171-1，171-2)中选择不执行复位操作的电路，并将电平移位的主时钟LSMCK作为最后的输出信号输出。
文档编号G09G3/36GK101322178SQ20078000049
公开日2008年12月10日 申请日期2007年1月19日 优先权日2006年1月20日
发明者仲岛义晴, 伊藤大亮, 木田芳利, 村濑正树, 殿谷政明 申请人:索尼株式会社