专利名称：移位寄存电路及显示模块的制作方法
技术领域：
本发明涉及一种移位寄存电路以及显示模块。
背景技术：
显示装置由早期的阴极射线管(cathode ray tube, CRT)显示装置发展至现今的 液晶H示(liquid crystal display,LCD)装置、有机发光二极管(organiclight emitting diode,0LED)显示装置以及电子纸(Ε-Paper)显示装置，其体积及重量皆大幅地缩小，并广 泛应用于通讯、资讯及消费性电子等产品上。显示装置包含一显示模块，而通常显示模块具有一显示面板以及一移位寄存电 路。移位寄存电路可电连接于一数据驱动电路或一扫描驱动电路，以控制显示面板的作动。 以下以电连接于扫描驱动电路的移位寄存电路为例简介。请参照图1所示，公知的移位寄存电路1包含一栓锁单元11、一第一输出单元12 以及一第二输出单元13。第一输出单元12与栓锁单元11以及第二输出单元13电连接。栓锁单元11具有一晶体管T11,第一输出单元12具有一晶体管T12，晶体管T11的一 第一端与晶体管T12的一栅极电连接。在此，晶体管T11及晶体管T12为P型晶体管。第二输出单元13具有一晶体管T13、一晶体管T14以及一晶体管T15。晶体管T15的 一栅极与晶体管T13及晶体管T14的一第一端电连接，晶体管T15的一第一端与晶体管T12的 一第一端及晶体管T13的一栅极电连接。请参照图2所示，于第一时间tn内，一输入信号A11及一时钟信号CK11皆为一低电 压准位。此时，晶体管T11及晶体管Ih为导通状态。晶体管T11依据输入信号A11而输出一 栓锁信号A12，并将其传送至晶体管T12的栅极。栓锁信号A12控制晶体管T12导通，以使输出 端仏输出一输出信号A13。另外，一接地电压Vss经由晶体管T14传送至晶体管T15的栅极，使得晶体管T15的 栅极电压A14为低电压准位，以导通晶体管T15。于第二时间t12内，输入信号An、时钟信号CK11皆为一高电压准位。此时，晶体管 T11及晶体管T14为截止状态，晶体管T12保持导通状态。其中，由于晶体管T12的一第二端由 高电压准位，例如+5V，改变为低电压准位，例如-5V ；且晶体管T12的第二端与栅极之间有 一寄生电容，使得栓锁信号A12的电压准位由低电压准位，例如-3V，改变为一更低的电压准 位，例如为-13V。此时输出端O1的电压准位由高电压准位，例如+5V，改变为低电压准位， 例如-5V。此时，在第二时间t12中，晶体管T11的第一端的电压为-13V，一第二端的电压为 +5V，使得晶体管T11的第一端与第二端的电压差为18V。由于晶体管的第一端与第二端之间的电压差会使晶体管产生漏电流，而随着电压 差的增加或在高温的环境下，漏电流将随之增加。如图2所示，当晶体管T11的漏电流情况 严重时，晶体管T11的第一端的电压将会上升(如栓锁信号A12的虚线部分)，即晶体管T12 的栅极的电压变小，甚至使得晶体管T12导通不完全，造成输出信号波形不佳(如输出端O1的电压准位的虚线部分)，而导致送出至显示面板的扫描信号未能完全打开像素的晶体管， 使得数据电压未能正确写入各像素中，造成显示影像错误。因此，如何提供一种抑制晶体管 的漏电流的移位寄存电路及显示模块，实属当前重要课题之一。
发明内容
有鉴于上述课题，本发明的一个目的为提供一种能够抑制晶体管的漏电流的移位 寄存电路及显示模块。为达上述目的，本发明提供一种移位寄存电路，其包含一栓锁单元、一漏电流抑制 单元、一第一输出单元以及一第二输出单元。栓锁单元依据一时钟信号及一输入信号输出 一栓锁信号。漏电流抑制单元与栓锁单元电连接，根据时钟信号以输出栓锁信号。第一输 出单元与漏电流抑制单元电连接，并依据栓锁信号以输出一输出信号。第二输出单元与第 一输出单元电连接，并依据时钟信号以控制输出信号。为达上述目的，本发明提供一种显示模块，其具有一数据线及一扫描线。显示模块 包含一显示面板以及一驱动回路。驱动回路具有一移位寄存电路，并与显示面板电连接。其 中移位寄存电路具有一栓锁单元、一漏电流抑制单元、一第一输出单元以及一第二输出单 元。栓锁单元依据一时钟信号及一输入信号输出一栓锁信号。漏电流抑制单元与栓锁单元 电连接，根据时钟信号以输出栓锁信号。第一输出单元与漏电流抑制单元电连接，并依据栓 锁信号以输出一输出信号。第二输出单元与第一输出单元电连接，并依据时钟信号以控制 输出信号。承上所述，本发明的移位寄存电路及显示模块通过漏电流抑制单元来降低晶体管 的第一端与第二端之间的电压差，以改善漏电流情况，进而改善晶体管的导通状况，而避免 移位寄存电路及显示模块产生误作动的机率。
图1为公知的移位寄存电路的示意图；图2为公知的移位寄存电路的时序控制图；图3为本发明优选实施例的移位寄存电路的示意图；图4为本发明优选实施例的移位寄存电路的时序控制图；图5至图7为本发明优选实施例的移位寄存电路的拓扑态样；以及图8为本发明优选实施例的显示模块的示意图。主要元件符号说明I、2、2a、2b、2c、331移位寄存电路II、21栓锁单元12.23第一输出单元13.24第二输出单元 211 第一开关22 漏电流抑制单元221第二开关222第三开关
231 第四开关241 第五开关242 第六开关243 第七开关3 显示模块31 显示面板32 数据驱动回路33 扫描驱动回路A11、A21 输入信号A12、A22 栓锁信号A13、A23 输出信号A24 栅极电压CK11、CK21 时钟信号D1 Dm 数据线O1、O2:输出端S1-扫描线T11, T T T 1 15、l2l l27晶体til、tl2、^21、^22 Λ t23时间Vss:接地电压
具体实施例方式以下将参照相关图式，说明依本发明优选实施例的移位寄存电路以及显示模块。请参照图3所示，本发明优选实施例的移位寄存电路2包含一栓锁单元21、一漏电 流抑制单元22、一第一输出单元23以及一第二输出单元M。漏电流抑制单元22与栓锁单 元21以及第一输出单元23电连接，且第一输出单元23与第二输出单元M电连接。栓锁单元21具有一第一开关211，漏电流抑制单元22具有一第二开关221以及一 第三开关222，其中第一开关211、第二开关221以及第三开关222相互电连接。第一输出单元23具有一第四开关231，其与第二开关221以及第三开关222电连 接。第二输出单元M具有一第五开关对1、一第六开关M2以及一第七开关对3。第五开 关Ml以及第七开关243分别与第四开关231电连接，第六开关242与第七开关M3电连 接。于本实施例中，第一开关211可为一晶体管T21，第二开关221可为一晶体管T22，第 三开关222可为一晶体管T23，第四开关231可为一晶体管T24，第五开关241可为一晶体管 T25，第六开关242可为一晶体管T26，第七开关243可为一晶体管T27。晶体管T22的一栅极与晶体管T21的一栅极电连接，晶体管T22的一第一端与晶体管 T21的一第二端以及晶体管I^3的一第一端电连接，晶体管Tm的一第二端与晶体管Tm的一 栅极电连接。晶体管Tm的一栅极与晶体管Tm的一第二端以及晶体管Tm的一第二端电连 接。晶体管T27的一栅极与晶体管Tm的一第二端以及晶体管T26的一第一端电连接，晶体管 T27的一第一端与晶体管Tm的一栅极以及晶体管Tm的第二端电连接。
于本实施例中，各开关以晶体管为实施态样进行说明，然而，本领域技术人员可以 理解的是，开关亦可以其他相同功能的电子元件取代。再者，虽然本实施例中的晶体管T21 T27以P型金属氧化物半导体(P-type metal oxide semiconductor, PMOS)晶体管为例说明，然而，本领域技术人员可以理解，晶体管 T21 T27亦可为N型金属氧化物半导体(N-typemetal oxide semiconductor,匪OS)晶体 管，于此并无限制。请参照图4所示，于一第一时间t21内，输入信号A21以及时钟信号CK21皆为低电压 准位，输出信号Am为高电压准位。此时，晶体管T21A2为导通状态。上述的低电压准位例 如为-5V，而高电压准位例如为+5V。输入信号A21经由第一开关211及漏电流抑制单元22而转换为一栓锁信号A22，并 将其传送至晶体管T24的栅极，以导通晶体管τ24。另外，一接地电压Vss经由晶体管T26传送至晶体管T27的栅极，使得晶体管T27的 栅极电压A24为低电压准位，以导通晶体管τ27。此时，输出端A输出一高电压准位。于一第二时间t22内，输入信号A21、时钟信号CK21为高电压准位，输出信号Am为低 电压准位。此时，晶体管T21JmTai为截止状态，晶体管T23、Tm为导通状态。此时，输出端 O2输出一低电压准位。而输出端A输出的低电压准位可导通晶体管T25，使得晶体管T27的 栅极电压Am为高电压准位。由于输出信号A23由高电压准位，例如+5V，改变为低电压准位，例如-5V ；且晶体 管Tm的一第二端及其栅极具有一寄生电容，使得栓锁信号^2的电压准位由低电压准位，例 如-3V，改变为一更低的电压准位，例如为-13V。当晶体管Tm的栅极电压越低，晶体管T24 导通越完全，使得输出信号A23可经由晶体管T24传送一较精确的波形至输出端02。接着，于一第三时间t23内，输入信号A21以及输出信号A23皆为高电压准位，时钟信 号CK21为低电压准位。此时，晶体管T21、T22、T26为导通状态。输入信号A21经由第一开关211以及第二开关221而截止晶体管Τ24。另外，接地 电压Vss经由晶体管T26传送至晶体管T27的栅极，使得晶体管T27的栅极电压A24为低电压 准位，以导通晶体管τ27。此时，输出端A输出高电压准位。承上所述，本实施例的移位寄存电路2于第二时间t22内，晶体管T22的栅极的电压 为+5V，第一端的电压为-3V，第二端的电压为-13V，使得晶体管T22的第一端与第二端的电 压差仅为IOV0与公知的技术相较，本实施例的移位寄存电路2可降低晶体管T22的第一端 与第二端的电压差，因而改善漏电流的现象，使得晶体管Tm的栅极的电压准位得以保持， 进而使得输出波形正确。请参照图5所示，本实施例的移位寄存电路加的另一拓扑态样，其具有多个相互 串联的多个第二开关221。另外，请参照图6所示，本实施例的移位寄存电路2b的另一拓扑 态样，其具有多个相互串联的多个第三开关222。更甚者，请参照图7所示，本实施例的移位 寄存电路2c的拓扑态样，其具有多个相互串联的多个第二开关221以及相互串联的多个第 三开关222。请参照图8所示，本实施例的显示模块3包含一显示面板31以及一驱动回路。于 本实施例中，驱动回路可包含一数据驱动回路32及/或一扫描驱动回路33。数据驱动回 路32可通过多个数据线D1 Dm与显示面板31电连接，扫描驱动回路33可通过多个扫描线S1 &与显示面板31电连接。于本实施例中，扫描驱动回路33可具有一移位寄存电路331。于此，扫描驱动回路 33的移位寄存电路331即为如图3所述的移位寄存电路2，其功能、电路及作动方式如上所 述，于此不再赘述。然而，本领域技术人员可以在数据驱动回路32设置如图3所示的移位 寄存电路，于此并无限制。综上所述，本发明的移位寄存电路及显示模块通过漏电流抑制单元来降低晶体管 的第一端与第二端之间的电压差，以改善漏电流情况，进而改善晶体管的导通状况，而使得 输出波形正确。以上所述仅为举例性，而非为限制性的。在不脱离本发明的精神与范围的情况下 对本发明进行的各种各样的等效修改和变更，均应包含于由所附的权利要求书所界定的本 发明的保护范围之内。
权利要求
1.一种移位寄存电路，包含一栓锁单元，依据一时钟信号及一输入信号输出一栓锁信号；一漏电流抑制单元，与所述栓锁单元电连接，根据所述时钟信号以输出所述栓锁信号；一第一输出单元，与所述漏电流抑制单元电连接，并依据所述栓锁信号以输出一输出 信号；以及一第二输出单元，与所述第一输出单元电连接，并依据所述时钟信号以控制所述输出信号。
2.如权利要求1所述的移位寄存电路，其中所述栓锁单元包含 一第一开关，与所述漏电流抑制单元电连接。
3.如权利要求2所述的移位寄存电路，其中所述第一开关为一晶体管。
4.如权利要求2所述的移位寄存电路，其中所述漏电流抑制单元包含 至少一第二开关，其中所述时钟信号控制所述第一开关导通或截止；以及 至少一第三开关，与所述第二开关电连接。
5.如权利要求4所述的移位寄存电路，其中所述第二开关及所述第三开关分别为一晶体管。
6.如权利要求4所述的移位寄存电路，其中所述漏电流抑制单元包含串联的多个第二开关。
7.如权利要求4所述的移位寄存电路，其中所述漏电流抑制单元包含串联的多个第三开关。
8.如权利要求1所述的移位寄存电路，其中所述第一输出单元包含 一第四开关，其与所述漏电流抑制单元电连接。
9.如权利要求8所述的移位寄存电路，其中所述第四开关为一晶体管。
10.如权利要求1所述的移位寄存电路，其中所述第二输出单元包含 一第五开关，与所述第一输出单元电连接；一第六开关，与所述第五开关电连接，其中所述时钟信号控制所述第六开关导通或截 止；以及一第七开关，与所述第一输出单元、所述第五开关及所述第六开关电连接。
11.一种显示模块，具有一数据线及一扫描线，所述显示模块包含 一显示面板；以及一驱动回路，具有一移位寄存电路，与所述显示面板电连接，其中所述移位寄存电路具有一栓锁单元，依据一时钟信号及一输入信号输出一栓锁信号；一漏电流抑制单元，与所述栓锁单元电连接，根据所述时钟信号以输出所述栓锁信号；一第一输出单元，与所述漏电流抑制单元电连接，并依据所述栓锁信号以输出一输出 信号；及一第二输出单元，与所述第一输出单元电连接，并依据所述时钟信号以控制所述输出信号。
12.如权利要求11所述的显示模块，其中所述栓锁单元包含 一第一开关，与所述漏电流抑制单元电连接。
13.如权利要求12所述的显示模块，其中所述第一开关为一晶体管。
14.如权利要求12所述的显示模块，其中所述漏电流抑制单元包含 至少一第二开关，其中所述时钟信号控制所述第一开关导通或截止；以及 至少一第三开关，与所述第二开关电连接。
15.如权利要求14所述的显示模块，其中所述第二开关及所述第三开关分别为一晶体管。
16.如权利要求14所述的显示模块，其中所述漏电流抑制单元包含串联的多个第二开关。
17.如权利要求14所述的显示模块，其中所述漏电流抑制单元包含串联的多个第三开关。
18.如权利要求11所述的显示模块，其中所述第一输出单元包含 一第四开关，其与所述漏电流抑制单元电连接。
19.如权利要求18所述的显示模块，其中所述第四开关为一晶体管。
20.如权利要求11所述的显示模块，其中所述第二输出单元包含 一第五开关，与所述第一输出单元电连接；一第六开关，与所述第五开关电连接，其中所述时钟信号控制所述第六开关导通或截 止；以及一第七开关，与所述第一输出单元、所述第五开关及所述第六开关电连接。
21.如权利要求11所述的显示模块，其中所述驱动回路包含一扫描驱动回路及/或一 数据驱动回路。
全文摘要
本发明涉及移位寄存电路及显示模块。一种移位寄存电路包含一栓锁单元、一漏电流抑制单元、一第一输出单元以及一第二输出单元。栓锁单元依据一时钟信号以及一输入信号输出一栓锁信号。漏电流抑制单元与栓锁单元电连接，根据时钟信号以输出栓锁信号。第一输出单元与漏电流抑制单元电连接，并依据栓锁信号以输出一输出信号。第二输出单元与第一输出单元电连接，并依据时钟信号以控制输出信号。
文档编号G09G3/20GK102044304SQ200910204680
公开日2011年5月4日 申请日期2009年10月10日 优先权日2009年10月10日
发明者曾名骏, 蔡宗鉴, 邱郁文, 郭鸿儒 申请人:奇晶光电股份有限公司, 奇美电子股份有限公司