一种GOA驱动单元的制作方法

本发明属于显示控制技术领域，具体地说，尤其涉及一种GOA驱动单元。

背景技术：

GOA(Gate Driver On Array，阵列基板行驱动)是利用阵列制程，在阵列基板上集成栅极行驱动电路，能够省掉原来设置在阵列基板上的栅极驱动芯片，达到降低生产成本和实现在面板边框内的目的。

现有的GOA电路中，每一级电路都包含多个工作模块。随着面板尺寸和栅极驱动行数的增加，GOA电路的负载也相应增大，这就会导致其中的开关元件TFT尺寸和面板边框增大，同时GOA电路的功耗也越来越大。

技术实现要素：

为解决以上问题，本发明提供了一种GOA驱动单元，用于减小GOA版图设计，降低电路功耗。

根据本发明的一个实施例，提供了一种GOA驱动单元，包括：

上拉控制模块，基于上一级扫描信号输出上拉控制信号；

上拉/级传模块，与本级上拉控制模块连接，基于上拉控制信号和时钟信号输出扫描信号，同时输出的扫描信号作为下一级上拉控制模块的输入信号；

下拉模块，分别与本级上拉/级传模块的扫描信号输出端和上拉控制信号输入端连接，在下两级扫描信号和恒压负电位信号作用下将本级上拉控制信号和输出扫描信号下拉至负电位；

自举模块，分别与本级上拉/级传模块的扫描信号输出端和上拉控制信号输入端连接，用于提升上拉控制信号输入端的电位；

下拉维持模块，

其中，相邻两级GOA驱动单元共享下拉维持模块，下拉维持模块分别与相邻两级GOA驱动单元的上拉/级传模块的扫描信号输出端和其中一个GOA驱动单元的上拉/级传模块的上拉控制信号输入端连接，在第一外加控制信号、第二外加控制信号和恒压负电位信号作用下，维持相邻两级GOA驱动单元的上拉/级传模块的上拉控制信号和扫描输出信号在负电位。

根据本发明的一个实施例，所述下拉维持模块包括：

维持控制子模块，分别与相邻两级GOA驱动单元的上拉/级传模块上的扫描信号输出端和其中一个GOA驱动单元的上拉控制信号输入端、第一外加控制信号、第二外加控制信号和恒压负电位信号连接；

第一下拉维持子模块，分别与相邻两级GOA驱动单元中一个GOA驱动单元的上拉/级传模块的扫描信号输出端和上拉控制信号输入端以及维持控制子模块、恒压负电位信号连接；

第二下拉维持子模块，分别与相邻两级GOA驱动单元中另一个GOA驱动单元的上拉/级传模块的扫描信号输出端和上拉控制信号输入端以及维持控制子模块、恒压负电位信号连接。

根据本发明的一个实施例，所述维持控制子模块和第一下拉维持子模块设置于相邻两级GOA驱动单元中的奇数行扫描线GOA驱动单元中，第二下拉维持子模块设置于奇数行扫描线GOA驱动单元的下行偶数行扫描线GOA驱动单元中，维持控制子模块与奇数行扫描线GOA驱动单元中上拉/级传模块的上拉控制信号的输入端连接。

根据本发明的一个实施例，所述维持控制子模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管，其中，

第一晶体管的第一极和第二极、第二晶体管的第二极、第三晶体管的第二极并联第一外加控制信号，第一晶体管的第三极分别与第二晶体管的第一极和第四晶体管的第二极连接；

第二晶体管的第三极分别与第三晶体管的第三极和第五晶体管的第二极连接；

第三晶体管的第一极连接第二外加控制信号；

第四晶体管的第三极与恒压负电位信号连接，第一极与奇数行扫描线GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接；

第五晶体管的第一极与奇数行扫描线GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接，第二极和第三极分别与第一下拉维持子模块和第二下拉维持子模块连接；

第六晶体管的第一极和第二极、第七晶体管的第二极、第八晶体管的第二极并联第二外加控制信号，第六晶体管的第三极分别与第七晶体管的第一极和第九晶体管的第二极连接；

第七晶体管的第三极分别与第八晶体管的第三极和第五晶体管的第三极连接；

第八晶体管的第一极连接第一外加控制信号；

第九晶体管的第三极与恒压负电位信号连接，第一极与奇数行扫描线GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接。

根据本发明的一个实施例，

所述第一下拉维持子模块包括第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管，其中，

第十一晶体管的第一极分别与第十二晶体管的第一极、第五晶体管的第二极连接，第二极与奇数行扫描线GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接，第三极与恒压负电位信号连接，

第十二晶体管的第二极与奇数行扫描线GOA驱动单元中的的扫描信号输出端连接，第三极与恒压负电位信号连接，

第十三晶体管的第一极分别与第十四晶体管的第一极、第五晶体管的第三极连接，第二极与奇数行扫描线GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接，第三极与恒压负电位信号连接，

第十四晶体管的第二极与奇数行扫描线GOA驱动单元中的的扫描信号输出端连接，第三极与恒压负电位信号连接；

第二下拉维持子模块包括第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管，其中，

第十五晶体管的第一极分别与第十六晶体管的第一极、第五晶体管的第二极连接，第二极与偶数行扫描线GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接，第三极与恒压负电位信号连接，

第十六晶体管的第二极与偶数行扫描线GOA驱动单元中的的扫描信号输出端连接，第三极与恒压负电位信号连接，

第十七晶体管的第一极分别与第十八晶体管的第一极、第五晶体管的第三极连接，第二极与偶数行扫描线GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接，第三极与恒压负电位信号连接，

第十八晶体管的第二极与偶数行扫描线GOA驱动单元中的的扫描信号输出端连接，第三极与恒压负电位信号连接。

根据本发明的一个实施例，所述恒压负电位包括第一恒压负电位和第二恒压负电位，其中，

第一恒压负电位分别与第四晶体管的第三极、第九晶体管的第三极、第十二晶体管的第三极、第十四晶体管的第三极、第十六晶体管的第三极、第十八晶体管的第三极和下拉模块中第一极连接下一级扫描信号的晶体管第三极连接，

第二恒压负电位分别与第十一晶体管的第三极、第十三晶体管的第三极、第十五晶体管的第三极、第十七晶体管的第三极和下拉模块中第一极连接隔一级扫描信号的晶体管第三极连接，

第一恒压负电位大于第二恒压负电位。

根据本发明的一个实施例，所述自举模块包括一电容，其中，所述电容的一端与本级上拉/级传模块的扫描信号输出端连接，另一端与本级上拉/级传模块的上拉控制信号的输入端连接。

根据本发明的一个实施例，所述下拉模块包括两个晶体管，其中，

一个晶体管的第一极连接下一级扫描信号，第二极连接本级上拉/级传模块的扫描信号输出端，第三极连接恒压负电位信号；

另一晶体管的第一极连接隔一级扫描信号，第二级连接本级上拉/级传模块的上拉控制信号输入端，第三极连接恒压负电位信号。

根据本发明的一个实施例，所述上拉控制模块包括一晶体管，其中，该晶体管的第一极和第二级连接上一级扫描信号，第三极连接本级上拉/级传模块的上拉控制信号的输入端。

根据本发明的一个实施例，所述上拉/级传模块包括一晶体管，其中，该晶体管的第一极与上拉控制模块连接，第二级与时钟信号连接，第三极作为本级扫描信号输出端。

本发明的有益效果：

本发明通过相邻两级GOA驱动单元共享同一个下拉维持模块，可以减少晶体管使用数量和布线设计，有利于减少GOA版图设计空间，降低电路消耗。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：

图1是根据本发明的一个实施例的系统结构图；

图2是根据本发明的一个实施例的电路结构图；

图3是对应图2的电路各阶段工作状态图；

图4a-4d为对应图3各阶段的电路中各元件的工作状态图；

图5是根据本发明的另一个实施例的电路结构图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

如图1所示为根据本发明的一个实施例的一种GOA驱动单元结构示意图，该GOA驱动单元包括上拉控制模块、上拉/级传模块、下拉模块、下拉维持模块和自举模块。其中，上拉控制模块基于上一级扫描信号输出上拉控制信号；上拉/级传模块，与本级上拉控制模块连接，基于上拉控制信号和时钟信号输出扫描信号，同时输出的扫描信号作为下一级上拉控制模块的输入信号；下拉模块分别与本级上拉/级传模块的扫描信号输出端和上拉控制信号输入端连接，在下两级扫描信号和恒压负电位信号作用下将本级上拉控制信号和输出扫描信号下拉至负电位；自举模块，分别与本级上拉/级传模块的扫描信号输出端和上拉控制信号输入端连接，用于提升上拉控制信号输入端的电位。

其中，相邻两级GOA驱动单元共享下拉维持模块，下拉维持模块分别与相邻两级GOA驱动单元的上拉/级传模块的扫描信号输出端和其中一个GOA驱动单元的上拉/级传模块的上拉控制信号输入端连接，在第一外加控制信号、第二外加控制信号和恒压负电位信号作用下，维持相邻两级GOA驱动单元的上拉/级传模块的上拉控制信号和扫描信号在负电位。

此处的第一外加控制信号和第二外加控制信号为持续的电位信号，并且相位保持相反，其中，若第一外加控制信号为高电位，则第二外加控制信号为低电位，且两者每经过预定数量(如100)个帧图像，则在间隔时间交替变换高低电位，这样可以避免某些晶体管长时间受应力作用。本级上拉控制模块和本级上拉/级传模块指的是位于同一个GOA驱动单元中的上拉控制模块和上拉/级传模块。上拉/级传模块在上拉控制信号和时钟信号控制时输出高电平扫描信号，其他时间扫描信号的输出端输出低电平信号。此处的级传表示扫描信号传到下一级GOA驱动单元的上拉控制模块。

在本发明中，相邻两级GOA驱动单元共享同一个下拉维持模块，从电路版图设计来说，有利于减小GOA版图设计空间；从电路操作角度来说，可以降低电路消耗。

在本发明的一个实施例中，该下拉维持模块包括维持控制子模块、第一下拉维持子模块和第二下拉维持子模块，如图1所示。其中，维持控制子模块分别与相邻两级GOA驱动单元的上拉/级传模块上的扫描信号输出端和其中一个GOA驱动单元的上拉控制信号输入端、第一外加控制信号LC1、第二外加控制信号LC2和恒压负电位信号Vss连接，用于产生控制第一/第二下拉维持模块的信号；第一下拉维持子模块分别与相邻两级GOA驱动单元中一个GOA驱动单元的上拉/级传模块上的扫描信号输出端和上拉控制信号输入端以及维持控制子模块、恒压负电位信号连接；第二下拉维持子模块分别与相邻两级GOA驱动单元中另一个GOA驱动单元的上拉/级传模块上的扫描信号输出端和上拉控制信号输入端以及维持控制子模块、恒压负电位信号连接。该下拉维持模块用于对上拉/级传模块上的上拉控制信号输入端的电位信号进行下拉维持控制，以保证在不输出扫描信号时保持低电位，进而有利于保证输出稳定的扫描信号。

在本发明的一个实施例中，该维持控制子模块和第一下拉维持子模块设置于相邻两级GOA驱动单元中的奇数行扫描线GOA驱动单元中，第二下拉维持子模块设置于奇数行扫描线GOA驱动单元的下行偶数行扫描线GOA驱动单元中，维持控制子模块与奇数行扫描线GOA驱动单元中上拉/级传模块的上拉控制信号输入端连接。这样，就可以实现相邻两级GOA驱动单元共享下拉维持模块，减少GOA电路版图设计，有利于GOA电路布局。

在本发明的一个实施例中，该维持控制子模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管。需说明的是，此处各晶体管的第一极表示栅极，晶体管的源极和漏极结构相同，所以第二极表示源极或漏极，第三极表示对应的漏极或源极。此处为方便，除栅极为第一极外，电路图方向将晶体管向上或向左的一极定义为第二极，向下或向右的一极定义为第三极。

具体的，如图2所示，第一晶体管T51的第一极和第二极、第二晶体管T53的第二极、第三晶体管T54的第二极并联第一外加控制信号LC1，第一晶体管T51的第三极分别与第二晶体管T53的第一极和第四晶体管T52的第二极连接；第二晶体管T53的第三极分别与第三晶体管T54的第三极和第五晶体管T55的第二极连接；第三晶体管T54的第一极连接第二外加控制信号LC2；第四晶体管T52的第三极与恒压负电位信号Vss连接，第一极与奇数行扫描线对应的GOA驱动单元中的上拉/级传模块的上拉控制信号的输入端连接。

第五晶体管T55的第一极与奇数行扫描线的GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接，第二极(Pn点)和第三极(Kn点)分别与第一下拉维持子模块和第二下拉维持子模块连接；第六晶体管T61的第一极和第二极、第七晶体管T63的第二极、第八晶体管T64的第二极并联第二外加控制信号LC2，第六晶体管T61的第三极分别与第七晶体管T63的第一极和第九晶体管T62的第二极连接；第七晶体管T63的第三极分别与第八晶体管T64的第三极和第五晶体管T55的第三极连接；第八晶体管T64的第一极连接第一外加控制信号LC1；第九晶体管T62的第三极与恒压负电位信号Vss连接，第一极与奇数行扫描线的GOA驱动单元中的上拉/级传模块的上拉控制信号的输入端连接。这样，就去掉与奇数行扫描线GOA驱动单元中晶体管T51、T52、T53、T54、T61、T62、T63、T64对应的偶数行扫描线GOA驱动单元中的晶体管T51’、T52’、T53’、T54’、T55’和T61’、T62’、T63’、T64’，可以减少9个元件和许多布线设计。

在本发明的一个实施例中，如图2所示，第一下拉维持子模块包括第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管，其中，第十一晶体管T42的第一极分别与第十二晶体管T32的第一极、第五晶体管T55的第二极连接，第二极与奇数行扫描线的GOA驱动单元中的上拉/级传模块的上拉控制信号的输入端连接，第三极与恒压负电位信号Vss连接；第十二晶体管T32的第二极与奇数行扫描线的GOA驱动单元中的的本级扫描信号输出端连接，第三极与恒压负电位信号Vss连接；第十三晶体管T43的第一极分别与第十四晶体管T33的第一极、第五晶体管T55的第三极连接，第二极与奇数行扫描线的GOA驱动单元中的上拉/级传模块的上拉控制信号的输入端连接，第三极与恒压负电位信号Vss连接，第十四晶体管T33的第二极与奇数行扫描线的GOA驱动单元中的的本级扫描信号输出端连接，第三极与恒压负电位信号Vss连接。

第二下拉维持子模块包括第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管，其中，第十五晶体管T42’的第一极分别与第十六晶体管T32’的第一极、第五晶体管T55的第二极连接，第二极与偶数行扫描线的GOA驱动单元中的上拉/级传模块的上拉控制信号输入端连接，第三极与恒压负电位信号Vss连接，第十六晶体管T32’的第二极与偶数行扫描线的GOA驱动单元中的的本级扫描信号输出端连接，第三极与恒压负电位信号Vss连接，第十七晶体管T43’的第一极分别与第十八晶体管T33’的第一极、第五晶体管T55的第三极连接，第二极与偶数行扫描线的GOA驱动单元中的上拉/级传模块的上拉控制信号的输入端连接，第三极与恒压负电位信号Vss连接，第十八晶体管T33’的第二极与偶数行扫描线的GOA驱动单元中的的本级扫描信号输出端连接，第三极与恒压负电位信号Vss连接。

在本发明的一个实施例中，该上拉控制模块包括一晶体管，如GOA驱动单元100中的T11和GOA驱动单元200中的T11’，其中，该晶体管的第一极和第二级连接上一级扫描信号Gn-1，第三极连接本级上拉/级传模块的上拉控制信号的输入端。

在本发明的一个实施例中，该下拉模块包括两个晶体管，如GOA驱动单元100中的T31和T41以及GOA驱动单元200中的T31’和T41’。以GOA驱动单元100中的T31和T41进行说明，其中晶体管T31的第一极连接下一级扫描信号Gn+1，第二极连接本级扫描信号输出端Gn，第三极连接恒压负电位信号Vss；晶体管T41的第一极连接隔一级扫描信号Gn+2，第二级连接本级GOA驱动单元上拉/级传模块上的上拉控制信号的输入端，第三极连接恒压负电位信号Vss。

在本发明的一个实施例中，该上拉/级传模块包括一晶体管，如GOA驱动单元100中的T21和GOA驱动单元200中的T21’，其中，该晶体管的第一极与上拉控制模块连接，第二级与时钟信号连接，第三极作为本级扫描信号输出端。

在本发明的一个实施例中，该自举模块包括一电容，如GOA驱动单元100中的Cb和GOA驱动单元200中的Cb‘，其中，该电容的一端与本级扫描信号输出端连接，另一端与同级GOA驱动单元的上拉/级传模块的上拉控制信号的输入端连接。

在本发明的一个实施例中，还该恒压负电位包括第一恒压负电位Vss1和第二恒压负电位Vss2，如图5所示，其中，第一恒压负电位Vss1分别与第四晶体管T52的第三极、第九晶体管T62的第三极、第十二晶体管T32的第三极、第十四晶体管T33的第三极、第十六晶体管T32’的第三极、第十八晶体管T33’的第三极和下拉模块中第一极连接下一级扫描信号的晶体管第三极连接，第二恒压负电位Vss2分别与第十一晶体管T42的第三极、第十三晶体管T43的第三极、第十五晶体管T42’的第三极、第十七晶体管T43’的第三极和下拉模块中第一极连接隔一级扫描信号的晶体管第三极连接，并且第一恒压负电位Vss1大于第二恒压负电位Vss2。通过设置第一恒压负电位和第二恒压负电位两个负电位，可以在Qn和Qn+1非作用期间，将其拉到更低电位时，使得T52、T62、T21和T21’这4个晶体管的Vgs小于0，减小这些晶体管的漏电影响。

以下以图2所示电路为例，来对本发明的GOA驱动单元工作过程进行详细说明。如图3所示为图2所示电路4个阶段的工作状态图，图4a-4c为对应各阶段的信号流向图，以下参考图3和图4a-4d为例来对本发明进行详细说明。

具体的，图4a对应图3中的第一阶段t1，此时，晶体管T11、T21、T55、T51、T64、T52和T62打开，其它晶体管关闭，Qn点预充至高电位，对应时钟信号CK1，CKn此时此时为低电位，Gn-1输出高电位，Gn输出低电位。同时，LC1供给高电平，LC2供给低电平，VSS供给恒负压信号，LC1和LC2只在间隔时间交替变换高低。

图4b对应图3中的第二阶段t2，此时，T11’、T21、T21’、T55、T51、T64、T52和T62打开，其它晶体管关闭，对应时钟信号CK2，此时CKn为高电位，Gn-1输出低电位，Gn输出高电位，Qn点通过电容Cb自举至更高电位，同时Qn+1点预充至高电位。同时，CKn+1此时为低电位，Gn+1输出低电位。

图4c对应图3中的第三阶段t3，此时，T21、T21’、T31、T55、T51、T64、T52和T62打开，其它晶体管关闭，对应时钟信号CK3，CKn此时为低电位，Gn被T21和T31拉至电位，同时CKn+1此时为高电位，Gn+1输出高电位，Qn+1点通过电容Cb’自举至更高电位。

图4d对应图3中的第四阶段t4，此时，T31’、T51、T53、T64、T41、T32、T42、T32’和T42’打开，其它晶体管关闭，对应时钟信号CK4，Qn被T42和T41拉至低电位，Qn+1被T42’拉至低电位，Gn+1被T31’拉至低电位，Gn+2输出高电位。

对应t1-t3阶段，下拉维持模块不作用下拉Qn和Qn+1的电位，整个电路稳定输出扫描信号，对应t4阶段，下拉维持模块用于下拉并维持Qn和Qn+1的低电位。这是因为，在整个电路工作过程中，Qn和Qn+1点电位大部分时间处于低电位状态，通过设置下拉维持子模块可以保证Qn和Qn+1点电位处于低电位状态，从而降低高频信号对扫描输出信号的影响。

虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。