一种3Tr的ULP栅极驱动电路及其控制电路的制作方法

本发明涉及电子电路领域，具体涉及一种3tr的ulp栅极驱动电路及其控制电路。【
背景技术：
】随着人们需要的提高，特别是智能手表产品，对功耗要求的同时也非常注重外观，而低功耗产品通常栅极走线比较多，难以做到窄边框等要求。常常会因为gate走线和tr开关的空间的占用，阻碍了电容的增容等，因此需要设计出gate走线和tr开关更少的驱动电路。同时现有的电路设计没能将窄边框和低功耗驱动结合在一起，使得驱动电路和集成电路设计没能实现低功耗和窄边框等要求。技术实现要素：本发明旨在公开一种3tr的ulp栅极驱动电路及其控制电路，通过特殊的三tr设计，将两行像素整合在一起，同时减少了一根gate走线和一个tr开关，可以有更大的空间来增大c2电容，同时方便栅极电路的集成，通过goa整合电路实现goa和ulp的结合，实现窄边框和低功耗设计。本发明采取的技术方案为：一种3tr的ulp栅极驱动电路，所述栅极驱动电路包括多级驱动单元，第n级驱动单元包括上像素模块、开关模块和下像素模块，其中n为正整数，所述开关模块分别与上像素模块和下像素模块电连接，所述开关模块还分别与第二gate端和source端连接，所述上像素模块分别与第一gate端和vcom端连接，所述下像素模块分别与第三gate端和vcom端连接，其中，开关模块，用于在不同时刻分别给上像素模块和下像素模块充电；上像素模块和下像素模块，均用于配合开关模块进行交互充电和控制外部的显示区。进一步地，所述开关模块包括第二薄膜晶体管，所述第二薄膜晶体管的栅极与第二gate端电连接，漏极分别与上像素模块和下像素模块电连接，源极与source端连接。进一步地，所述上像素模块包括第一薄膜晶体管、第一电容和第二电容，所述第一电容和第二电容并联连接，第一电容和第二电容的一端均与vcom端连接，另一端均与第一薄膜晶体管的漏极连接，所述第一薄膜晶体管的栅极与第一gate端连接，源极与第二薄膜晶体管的漏极电连接。进一步地，所述下像素模块包括第三薄膜晶体管、第三电容和第四电容，所述第三电容和第四电容并联连接，第三电容和第四电容的一端均与vcom端连接，另一端均与第三薄膜晶体管的源极连接，所述第三薄膜晶体管的栅极与第三gate端连接，漏极与第二薄膜晶体管的漏极和第一薄膜晶体管的源极电连接。一种3tr的ulp栅极驱动电路的控制电路，所述控制电路包括多级控制单元，第n级控制单元包括第一控制模块、第二控制模块和第三控制模块，所述第一控制模块、第二控制模块和第三控制模块之间两两电连接，所述第一控制模块与权利要求4的上像素模块电连接，所述第二控制模块与权利要求4的开关模块电连接，第三控制模块与权利要求4的下像素模块电连接，其中，第一控制模块，用于产生第一gate端扫描信号控制上像素模块，第二控制模块，用于产生第二gate端扫描信号控制开关模块，第三控制模块，用于产生第三gate端扫描信号控制下像素模块。进一步地，所述第一控制模块包括第四薄膜晶体管和第七薄膜晶体管，所述第四薄膜晶体管的漏极与goa电路产生的第一ga信号端连接，栅极与ch端连接，并且分别与第二控制模块和第三控制模块连接，源极与第七薄膜晶体管的漏极和第一gate端连接，所述第七薄膜晶体管的栅极与gl端连接，并且分别与第二控制模块和第三控制模块连接，源极与goa电路产生的第一gb信号端连接，漏极与第一gate端连接。进一步地，所述第二控制模块包括第五薄膜晶体管和第八薄膜晶体管，所述第五薄膜晶体管的漏极与goa电路产生的第二ga信号端连接，栅极与ch端连接，并且分别与第四薄膜晶体管的栅极和第三控制模块连接，源极与第八薄膜晶体管的漏极和第二gate端连接，所述第八薄膜晶体管的栅极与gl端连接，并且分别与第七薄膜晶体管的栅极和第三控制模块连接，源极与goa电路产生的第二gb信号端连接，漏极与第二gate端连接。进一步地，所述第三控制模块包括第六薄膜晶体管和第九薄膜晶体管，所述第六薄膜晶体管的漏极与goa电路产生的第三ga信号端连接，栅极与ch端连接，并且分别与第四薄膜晶体管的栅极和第五薄膜晶体管的栅极连接，源极与第九薄膜晶体管的漏极和第三gate端连接，所述第九薄膜晶体管的栅极与gl端连接，并且分别与第七薄膜晶体管的栅极和第八薄膜晶体管的栅极连接，源极与goa电路产生的第三gb信号端连接，漏极与第三gate端连接。采用本发明技术方案具有以下优势：1.本发明通过特殊的三tr设计，将两行像素整合在一起，同时减少了一根gate走线和一个tr开关，可以有更大的空间来增大c2电容，同时方便栅极电路的集成；通过goa整合电路实现goa和ulp的结合，实现窄边框和低功耗设计2.能很好的将窄边框和低功耗驱动结合在一起，通过一种的特殊的驱动电路和集成电路设计实现低功耗和窄边框等要求。【附图说明】图1是本发明实施例的一种3tr的ulp栅极驱动电路原理图；图2是本发明一种3tr的ulp栅极驱动电路的模块框图；图3是本发明的一种3tr的ulp栅极驱动电路的控制电路原理图；图4是本发明的一种3tr的ulp栅极驱动电路的控制电路的模块框图；图5是本发明的一种3tr的ulp栅极驱动电路的控制电路驱动波形示意图；图6是本发明的一种3tr的ulp栅极驱动电路驱动波形示意图；图7是本发明设计示意图。主要元件符号说明上像素模块1开关模块2下像素模块3第一控制模块4第二控制模块5第三控制模块6如下具体实施方式将结合上述附图进一步说明本发明。【具体实施方式】下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要说明的是，在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。本发明的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。需要说明的是，下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。请参阅图2，是本发明实施例提供的一种3tr的ulp栅极驱动电路的模块框图，如图2所示，栅极驱动电路包括多级驱动单元，第n级驱动单元包括上像素模块1、开关模块2和下像素模块3，其中n为正整数。开关模块2分别与上像素模块1和下像素模块3电连接。开关模块2还分别与第二gate端和source端gate2连接。上像素模块1分别与第一gate端gate1和vcom端（公共电压调节端）连接。下像素模块3分别与第三gate端gate3和vcom端（公共电压调节端）连接。其中，开关模块2，用于在不同时刻分别给上像素模块和下像素模块充电.上像素模块1和下像素模块3，均用于配合开关模块进行交互充电和控制外部的显示区。可以看出，本发明实施例技术方案中的3tr的ulp栅极驱动电路，其中各级驱动单元包括上像素模块、开关模块和下像素模块。请参阅图1，为本发明实施例中提供的一种3tr的ulp栅极驱动电路原理图。下面对每个电路模块进行具体的介绍。所述开关模块2包括第二薄膜晶体管t2，所述第二薄膜晶体管t2的栅极与第二gate端gate2电连接，漏极分别与上像素模块1和下像素模块3电连接，源极与source端连接。所述上像素模块1包括第一薄膜晶体管t1、第一电容c1和第二电容c2，所述第一电容c1和第二电容c2并联连接，第一电容c1和第二电容c2的一端均与vcom端连接，另一端均与第一薄膜晶体管t1的漏极连接。第一薄膜晶体管t1的栅极与第一gate端gate1连接，源极与第二薄膜晶体管t2的漏极电连接。所述下像素模块3包括第三薄膜晶体管t3、第三电容c3和第四电容c4，所述第三电容c3和第四电容c4并联连接.第三电容c3和第四电容c4的一端均与vcom端连接，另一端均与第三薄膜晶体管t3的源极连接.第三薄膜晶体管t3的栅极与第三gate端gate3连接，漏极与第二薄膜晶体管t2的漏极和第一薄膜晶体管t1的源极电连接。如图4所示，为本发明的一种3tr的ulp栅极驱动电路的控制电路的模块框图：一种3tr的ulp栅极驱动电路的控制电路包括多级控制单元。第n级控制单元包括第一控制模块4、第二控制模块5和第三控制模块6。所述第一控制模块4、第二控制模块5和第三控制模块6之间两两电连接。分别为第一控制模块4分别与第二控制模块5和第三控制模块6连接，第二控制模块5分别与第一控制模块4和第三控制模块6，第三控制模块6分别与第一控制模块4和第二控制模块5连接。所述第一控制模块4与上述栅极驱动电路中的上像素模块1通过第一gate端gate1电连接，所述第二控制模块5与上述栅极驱动电路中的开关模块2通过第二gate端gate2电连接，第三控制模块6与上述栅极驱动电路中的下像素模块3通过第三gate端gate3电连接.第一控制模块4用于产生第一gate端gate1扫描信号控制上像素模块。第二控制模块5用于产生第二gate端gate2扫描信号控制开关模块。第三控制模块6用于产生第三gate端gate3扫描信号控制下像素模块。可以看出，本发明实施例技术方案中的3tr的ulp栅极驱动电路的控制电路，其中各控制单元包括第一控制模块、第二控制模块和第三控制模块。请参阅图3，为本发明实施例中提供的一种3tr的ulp栅极驱动电路的控制电路原理图。下面对每个电路模块进行具体的介绍。所述第一控制模块4包括第四薄膜晶体管t4和第七薄膜晶体管t7.所述第四薄膜晶体管t4的漏极与goa电路产生的第一ga信号端g1或者ga1连接，栅极与ch端连接，并且分别与第二控制模块5和第三控制模块6连接.源极与第七薄膜晶体管t7的漏极和第一gate端gate1连接.第七薄膜晶体管t7的栅极与gl端连接，并且分别与第二控制模块5和第三控制模块6连接.源极与goa电路产生的第一gb信号端gb1连接，漏极与第一gate端gate1连接。所述第二控制模块5包括第五薄膜晶体管t5和第八薄膜晶体管t8，所述第五薄膜晶体管t5的漏极与goa电路产生的第二ga信号端ga2连接，栅极与ch端连接，并且分别与第四薄膜晶体管t4的栅极和第三控制模块6连接。源极与第八薄膜晶体管t8的漏极和第二gate端gate2连接.第八薄膜晶体管t8的栅极与gl端连接，并且分别与第七薄膜晶体管t7的栅极和第三控制模块6连接，源极与goa电路产生的第二gb信号端gb2连接，漏极与第二gate端gate2连接。所述第三控制模块6包括第六薄膜晶体管t6和第九薄膜晶体管t9，所述第六薄膜晶体管t6的漏极与goa电路产生的第三ga信号端ga3连接，栅极与ch端连接，并且分别与第四薄膜晶体管t4的栅极和第五薄膜晶体管t5的栅极连接.源极与第九薄膜晶体管t9的漏极和第三gate端gate3连接.第九薄膜晶体管t9的栅极与gl端连接，并且分别与第七薄膜晶体管t7的栅极和第八薄膜晶体管t8的栅极连接，源极与goa电路产生的第三gb信号端gb3连接，漏极与第三gate端gate3连接。根据图5-7、图1和图3进行说明其工作过程：在一帧的时间内，像素充电只发生在ta段相邻两行gate同时打开的overlay区域，在tb段，为了改善tr长时间处于同一状态带来的的应力漂移问题，我们设置了t1与t2(t2与t3)交替打开的偏压抵制波形（gb1/2/3），较低刷新频率保证了产品的低功耗需求。另外，在像素保持区tb内，偏压信号gb1/gb2/gb3的脉冲宽度均为△t2，且偏压信号间的延迟均为△t2，即在此时间段t1和t2（t2和t3）交叠打开；选通信号gh/gl通过整合电路分别在tb、ta段置高，分别打开t4（t5、t6）、t7(t8、t9)，两行像素集成的三gate信号相互错开，即tb段信号为gb1/gb2/gb3三个不同信号，而通过goa产生的ga信号与偏压抵制信号gb会合成栅极驱动信号gaten，n=1,2,...n。在像素充电时，栅极信号gate1、gate2、gate3依次打开t1、t2、t3，并在t1与t2同时打开的overlay区域为上像素充电，同理，在t2与t3同时打开的overlay区域为下像素充电，即在t2打开的前段时间上像素完成充电，之后t1关闭，在t2打开的后时刻下像素完成充电，之后t2关闭；上下像素充电能独立控制，但由于t2与t1、t3共源极/漏极，三个三极管的自身的交叠电容与w/l配比非常重要。gate、source驱动波形分ta、tb两段，ta段为像素更新区，tb段为像素保持区；goa信号在ta段工作，在tb段时均拉低为低电平；偏压抵制信号在tb段输入。所述电路source线同时在不同时刻分别给上下像素充电，在t1和t2同时打开时为上像素充电，在t2和t3同时打开时为下像素充电，且充电只发生在ta段，在tb段时t1和t2（t2和t3）交叠打开。在较低刷新频率（1~20hz）下通过两行像素集成的三tft特殊设计，降低tft的漏电的同时也减少了栅极走线数与tr数量；同时配合特殊的驱动波形，在goa整合电路设计下实现goa信号和ulp信号的结合。对于一些反射型/半透低功耗产品，我们可以通过三tr的特殊设计来减少低刷新频率下的漏电问题，进一步增加低频下的像素电压保持问题；在显示区外围运用整合电路将特殊的栅极驱动信号集成，实现ulpgoa的运用,从而实现窄边框高分辨率的低功耗产品运用。goa电路分两边设计，goa信号两两共用，对于一个n行像素的屏幕共需要n+2个goa单元，与普通goa屏幕的goa单元数量几乎一致。注：c1,c2c3,c4分别为液晶显示器的液晶电容与像素电容。tr：薄膜晶体三极管；goa：gatedriveronarray栅极集成电路ulp：ultralowerpower，低功耗产品gate：扫描线，与tr栅极相连，控制tr的开关；source：数据线，与tr源极或漏极相连，控制像素电容的充放电。本发明具备如下有益效果:本发明通过特殊的三tr设计，将两行像素整合在一起，同时减少了一根gate走线和一个tr开关，可以有更大的空间来增大c2电容，同时方便栅极电路的集成；通过goa整合电路实现goa和ulp的结合，实现窄边框和低功耗设计能很好的将窄边框和低功耗驱动结合在一起，通过一种的特殊的驱动电路和集成电路设计实现低功耗和窄边框等要求。最后需要说明的是，以上实施例仅用以说明本发明实施例的技术方案而非对其进行限制，尽管参照较佳实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解依然可以对本发明实施例的技术方案进行修改或者等同替换，而这些修改或者等同替换亦不能使修改后的技术方案脱离本发明实施例技术方案的范围。当前第1页12