本发明涉及一种栅极驱动电路，尤其涉及一种可降低漏电流、提高输出能力的栅极驱动电路。
背景技术
近来，各种显示器的产品已经相当地普及。显示器包含显示面板，显示面板具有显示区及位于显示区外围的非显示区域，非显示区域内设置有包含多级移位寄存器的栅极驱动电路，每一级移位寄存器具有输出端，该输出端与对应的栅极线电性连接，以提供栅极脉冲信号。随着显示面板的解析度越来越高，以行来说，每一行所包含的子像素个数越来越多，每个子像素所占区域越来越小，线路越来越细等，导致电容电阻负载(rcloading)越来越大，移位寄存器输出栅极脉冲信号至对应栅极线所需要的输出驱动越来越大。
技术实现要素：
本发明的目的在于提供一种栅极驱动电路，其具有较强的输出驱动以及较小的漏电流以使移位寄存器具有较稳定的电学表现。
为了达到上述目的，本发明提供一种栅极驱动电路，包含多级移位寄存器，该多级移位寄存器的第n级移位寄存器包含：
上拉单元，用以接收时钟信号，该第n级移位寄存器具有第n节点和输出端，且该上拉单元电连接该第n节点及该输出端；
上拉控制单元，电连接该第n节点，该上拉控制单元接收并传送控制信号至该第n节点；
下拉单元，电连接该输出端，该下拉单元用以接收第n+1级栅极脉冲信号，并根据该第n+1级栅极脉冲信号而决定是否将该输出端下拉至系统低电位；
下拉控制单元，电连接该第n节点，该下拉控制单元用以接收该第n+1级栅极脉冲信号，并根据该第n+1级栅极脉冲信号而决定是否将该第n节点下拉至该系统低电位；
其中，该上拉控制单元具有第一薄膜晶体管，该第一薄膜晶体管为氧化物薄膜晶体管，以降低漏电流，n为正整数。
作为可选的技术方案，该第一薄膜晶体管的栅极接收该控制信号，该第一薄膜晶体管的源极电连接该第一薄膜晶体管的栅极，该第一薄膜晶体管的漏极电连接该第n节点。
作为可选的技术方案，该上拉单元具有第二薄膜晶体管，该第二薄膜晶体管为低温多晶硅薄膜晶体管。
作为可选的技术方案，该第二薄膜晶体管的栅极电连接该第n节点，该第二薄膜晶体管的源极接收该时钟信号，该第二薄膜晶体管的漏极电连接该栅极线。
作为可选的技术方案，该下拉控制单元具有第三薄膜晶体管，该第三薄膜晶体管为氧化物薄膜晶体管。
作为可选的技术方案，该第三薄膜晶体管的栅极接收该第n+1级栅极脉冲信号，该第三薄膜晶体管的源极电连接该第n节点，该第三薄膜晶体管的漏极电连接该系统低电位。
作为可选的技术方案，该下拉单元具有第四薄膜晶体管，该第四薄膜晶体管为低温多晶硅薄膜晶体管。
作为可选的技术方案，该第四薄膜晶体管的栅极接收该第n+1级栅极脉冲信号，该第四薄膜晶体管的源极电连接该输出端，该第四薄膜晶体管的漏极电连接该系统低电位。
作为可选的技术方案，该第n级移位寄存器中作为开关用的薄膜晶体管为氧化物薄膜晶体管。
作为可选的技术方案，该第n级移位寄存器中作为输出用的薄膜晶体管为低温多晶硅薄膜晶体管。
本发明的栅极驱动电路，其具有多级移位寄存器，移位寄存器中起输出作用的薄膜晶体管为低温多晶硅薄膜晶体管，使得移位寄存器可具有较高的输出电流，提高移位寄存器的输出能力，还可以降低薄膜晶体管的尺寸，同时起开关作用的薄膜晶体管为氧化物薄膜晶体管，减小了漏电流，确保了重要节点的电学表现，且可简化电路结构，从而减小栅极驱动电路占用显示面板的空间，迎合了窄边框、高解析度的技术趋势。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明的栅极驱动电路的示意图；
图2为本发明的第n级移位寄存器的方框示意图；
图3为本发明的第n级移位寄存器的第一实施例的示意图；
图4为本发明的第n级移位寄存器的第二实施例的示意图。
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
请参考图1及图2，图1为本发明的栅极驱动电路的示意图，图2为本发明的第n级移位寄存器的第一实施例的示意图。本发明涉及一种栅极驱动电路，包含多级移位寄存器，例如包含第1级移位寄存器、第2级移位寄存器...第n-1级移位寄存器sr[n-1]、第n级移位寄存器sr[n]、第n+1级移位寄存器sr[n+1]....下面以第n级移位寄存器sr[n]为例进行说明，其中n为正整数。
如图2所示，第n级移位寄存器sr[n]包含：上拉单元110、上拉控制单元120、下拉单元130以及下拉控制单元140。其中，第n级移位寄存器sr[n]具有输出端out，输出端out用以电连接对应的栅极线gl[n]，第n级移位寄存器具有第n节点q[n]。实际操作中，上拉单元110可用以接收时钟脉冲信号，同时上拉单元110电连接第n节点q[n]及输出端out。上拉控制单元120电连接第n节点q[n]，上拉控制单元120接收并传送控制信号sp至第n节点q[n]。下拉单元130电连接第n节点q[n]，下拉控制单元140电连接第n节点q[n]。
本发明中，上拉单元110及下拉单元130各自具有至少一个薄膜晶体管，且上述至少一个薄膜晶体管为低温多晶硅薄膜晶体管(ltpstft)。由于低温多晶硅薄膜晶体管可具有较高的迁移率和输出电流，从而使得第n级移位寄存器sr[n]的输出端out的输出电流较大，使移位寄存器具有较大的输出能力。反之，假如此处使用的是氧化物薄膜晶体管，则由于氧化物薄膜晶体管的输出电流较小，因此受到rc延迟时间较长。如果氧化物薄膜晶体管欲获得与低温多晶硅薄膜晶体管相同的输出能力，则其尺寸需要增加10倍，而当薄膜晶体管的尺寸增加，将会使移位寄存器需要的空间增加，显示面板的外围区域增加，不利于窄边框的设计。
本发明中，上拉控制单元120及下拉控制单元140各自具有至少一个薄膜晶体管，且上述至少一个薄膜晶体管为氧化物薄膜晶体管(oxidetft)。由于氧化物薄膜晶体管可具有较低的漏电流，确保了移位寄存器的电学表现(尤其是当第n节点q[n]处于浮置(floating)状态时)。
请参考图3，图3为本发明的第n级移位寄存器sr[n]的第一实施例的示意图。如图3所示，上拉控制单元120中具有第一薄膜晶体管m1，第一薄膜晶体管m1的栅极用以接收控制信号sp，第一薄膜晶体管m1的源极电连接第一薄膜晶体管m1的栅极，第一薄膜晶体管m1的漏极电连接第n节点q[n]。本实施例中，第一薄膜晶体管m1为氧化物薄膜晶体管(oxidetft)，借助氧化物薄膜晶体管具有较低的漏电流的特点，将其应用于上拉控制单元120中作为开关用的薄膜晶体管，可以确保移位寄存器的电学表现。尤其是，当第n节点q[n]为高电平且控制信号sp为低电平时，此时第n节点q[n]处于浮置(floating)状态，第一薄膜晶体管m1关闭，由于第一薄膜晶体管m1为氧化物薄膜晶体管，其具有较小的漏电流，从而第n节点q[n]可以维持于高电平，从而确保了第n节点q[n]的电学表现。
如图3所示，上拉单元110中具有第二薄膜晶体管m2，第二薄膜晶体管m2的栅极电连接第n节点q[n]，第二薄膜晶体管m2的源极接收时钟信号ck，第二薄膜晶体管m2的漏极电连接输出端out。第n级移位寄存器sr[n]通过输出端out输出第n级栅极脉冲信号s[n]至对应的栅极线gl[n]。本实施例中，第二薄膜晶体管m2为低温多晶硅薄膜晶体管(ltpstft)，借助低温多晶硅薄膜晶体管具有较高的迁移率(highmobility)和输出电流，将其作为输出用的薄膜晶体管，可以提高移位寄存器的输出能力。
如图3所示，下拉控制单元140电连接第n节点q[n]，下拉控制单元140用以接收第n+1级栅极脉冲信号s[n+1]，并根据第n+1级栅极脉冲信号s[n+1]而决定是否将第n节点q[n]下拉至系统低电位vss。具体的，下拉控制单元140中具有第三薄膜晶体管m3，第三薄膜晶体管m3的栅极用以接收第n+1级栅极脉冲信号s[n+1]，第三薄膜晶体管m3的源极电连接第n节点q[n]，第三薄膜晶体管m3的漏极电连接系统低电位vss。当第n+1级栅极驱动信号s[n+1]为致能期间(高电平)时，第三薄膜晶体管m3用以根据第n+1级栅极脉冲信号s[n+1]将第n节点q[n]下拉至系统低电位vss。本实施例中，第三薄膜晶体管m3为氧化物薄膜晶体管(oxidetft)，借助氧化物薄膜晶体管具有较低的漏电流的特点，将其作为开关用的薄膜晶体管，可以确保移位寄存器的电学表现。尤其是，当第n节点q[n]为高电平且第n+1级栅极驱动信号s[n+1]为低电平时，此时第n节点q[n]处于浮置(floating)状态，第三薄膜晶体管m3关闭，由于第三薄膜晶体管m3为氧化物薄膜晶体管，其具有较小的漏电流，从而第n节点q[n]可以维持于高电平，从而确保了第n节点q[n]的电学表现。
如图3所示，下拉单元130电连接输出端out，下拉单元130用以接收第n+1级栅极脉冲信号s[n+1]，并根据第n+1级栅极脉冲信号s[n+1]而决定是否将第n级移位寄存电路sr[n]的输出端out的电平下拉至系统低电位vss。具体的，下拉单元130中具有第四薄膜晶体管m4，第四薄膜晶体管m4的栅极用以接收第n+1级栅极脉冲信号s[n+1]，第四薄膜晶体管m4的源极电连接输出端out，第四薄膜晶体管m4的漏极电连接系统低电位vss。当第n+1级栅极驱动信号s[n+1]为致能期间(高电平)时，第四薄膜晶体管m4用以根据第n+1级栅极脉冲信号s[n+1]将第n级移位寄存器sr[n]的输出端out的电平下拉至系统低电位vss。本实施例中，第四薄膜晶体管m4为低温多晶硅薄膜晶体管(ltpstft)，借助低温多晶硅薄膜晶体管具有较高的迁移率(highmobility)和输出电流，将其作为输出用的薄膜晶体管，可以提高移位寄存器的输出能力。
请参考图4，图4为本发明的第n级移位寄存器sr[n]的第二实施例的示意图。本实施例中，上拉控制单元120’具有第一薄膜晶体管t1和第二薄膜晶体管t2，第一薄膜晶体管t1的栅极接收第三时钟脉冲信号ck3，第一薄膜晶体管t1的源极接收第n-1级栅极脉冲信号s[n-1]，第一薄膜晶体管t1的漏极电连接第二薄膜晶体管t2的源极，第二薄膜晶体管t2的栅极电连接第一薄膜晶体管t1的栅极，第二薄膜晶体管t2的漏极电连接第n级移位寄存器sr[n]的第n节点q[n]。将第一薄膜晶体管t1及第二薄膜晶体管t2看作一个组合后，其组合的输出端会与第n节点q[n]电连接，本实施例中，第一薄膜晶体管t1及第二薄膜晶体管t2为氧化物薄膜晶体管(oxidetft)，从而降低漏电流，确保第n节点q[n]的电学表现。尤其是，当第n节点q[n]为高电平且第三时钟脉冲信号ck3为低电平时，此时第n节点q[n]处于浮置(floating)状态，第一薄膜晶体管t1及第二薄膜晶体管t2关闭，由于第一薄膜晶体管t1及第二薄膜晶体管t2为氧化物薄膜晶体管，其具有较小的漏电流，从而第n节点q[n]可以维持于高电平，从而确保了第n节点q[n]的电学表现。
如图4所示，上拉单元110’具有第三薄膜晶体管t3，第三薄膜晶体管t3的栅极电连接第n节点q[n]，第三薄膜晶体管t3的源极接收第一时钟脉冲信号ck1，第一薄膜晶体管t3的漏极电连接第n级移位寄存器sr[n]的输出端out。本实施例中，第三薄膜晶体管t3为低温多晶硅薄膜晶体管(ltpstft)，从而使得输出端out具有较高的输出电流，提高移位寄存器的输出能力。
如图4所示，下拉控制单元140’具有第一部分141’，第一部分141’包括第四薄膜晶体管t4和第五薄膜晶体管t5，第四薄膜晶体管t4的栅极接收第二时钟脉冲信号ck2，第四薄膜晶体管t4的源极电连接第四薄膜晶体管t4的栅极，第四薄膜晶体管t4的漏极电连接控制节点qb，第五薄膜晶体管t5的栅极电连接第n节点q[n]，第五薄膜晶体管t5的源极电连接控制节点qb，第五薄膜晶体管t5的漏极电连接系统低电位vgl。如图4所示，第四薄膜晶体管t4和第五薄膜晶体管t5均会电连接控制节点qb，本实施例中，第四薄膜晶体管t4及第五薄膜晶体管t5均为氧化物薄膜晶体管(qxidetft)，从而降低漏电流，确保控制节点qb的电学表现。尤其是，当控制节点qb为高电平且第n节点q[n]和第二时钟脉冲信号ck2为低电平时，此时控制节点qb处于浮置(floating)状态，第四薄膜晶体管t4及第五薄膜晶体管t5关闭，由于第四薄膜晶体管t4及第五薄膜晶体管t5为氧化物薄膜晶体管，其具有较小的漏电流，从而控制节点qb可以维持于高电平，从而确保了控制节点qb的电学表现。反之，由于低温多晶硅薄膜晶体管具有较大的漏电流，导致稳压效果较差。
如图4所示，下拉控制单元140’还具有第二部分142’，第二部分142’包括第六薄膜晶体管t6和第七薄膜晶体管t7，第六薄膜晶体管t6的栅极电连接控制节点qb，第六薄膜晶体管t6的源极电连接第n节点q[n]，第六薄膜晶体管t6的漏极电连接第七薄膜晶体管t7的源极，第七薄膜晶体管t7的栅极电连接控制节点qb，第七薄膜晶体管t7的漏极电连接系统低电位vgl。如图4所示，将第六薄膜晶体管t6和第七薄膜晶体管t7看作一个组合后，其组合会电连接第n节点q[n]。本实施例中，第六薄膜晶体管t6和第七薄膜晶体管t7均为氧化物薄膜晶体管(oxidetft)，从而可以降低漏电流，确保第n节点q[n]的电学表现。尤其是，当控制节点qb为低电平且第n节点q[n]为高电平时，此时第n节点q[n]处于浮置(floating)状态，第六薄膜晶体管t6及第七薄膜晶体管t7关闭，由于第六薄膜晶体管t6及第七薄膜晶体管t7为氧化物薄膜晶体管，其具有较小的漏电流，从而第n节点q[n]可以维持于高电平，从而确保了第n节点q[n]的电学表现。反之，若此处使用的是低温多晶硅薄膜晶体管，由于低温多晶硅薄膜晶体管具有较大的漏电流，当第n节点q[n]处于浮置(floating)状态时会有漏电问题。
如图4所示，下拉单元130’具有第八薄膜晶体管t8，第八薄膜晶体管t8的栅极电连接控制节点qb，第八薄膜晶体管t8的源极电连接输出端out，第八薄膜晶体管t8的漏极电连接系统低电位vgl。当控制节点qb为致能期间(高电平)时，第八薄膜晶体管t8用以根据控制节点qb将第n节点q[n]下拉至系统低电位vss。本实施例中，第八薄膜晶体管t8为低温多晶硅薄膜晶体管(ltpstft)，从而使得输出端out具有较高的输出电流，提高移位寄存器的输出能力。
本实施例中，用作第n级移位寄存器sr[n]输出用的薄膜晶体管(具体可为上拉单元110’中的第三薄膜晶体管t3和下拉单元130’中的第八薄膜晶体管t8)为低温多晶硅薄膜晶体管(ltpstft)，从而使得第n级移位寄存器sr[n]可具有较高的输出电流，提高移位寄存器的输出能力。
本实施例中，与第n级移位寄存器sr[n]中的重要节点(具体为第n节点q[n])连接的薄膜晶体管(具体可为上拉控制单元120’中的第一薄膜晶体管t1、第二薄膜晶体管t2以及下拉控制单元140’中的第六薄膜晶体管t6、第七薄膜晶体管t7)为氧化物薄膜晶体管(oxidetft)，从而确保第n节点q[n]的电学表现。
本实施例中，与第n级移位寄存器sr[n]中的另一个重要节点(具体为控制节点qb)连接的薄膜晶体管(具体可为下拉控制单元140’中的第四薄膜晶体管t4和第五薄膜晶体管t5)为氧化物薄膜晶体管(oxidetft)，从而确保控制节点qb的电学表现。假使此处使用了低温多晶硅薄膜晶体管，由于其具有较大的漏电流，导致稳压效果较差。
本发明的栅极驱动电路，其具有多级移位寄存器，移位寄存器中起输出用的薄膜晶体管为低温多晶硅薄膜晶体管，使得移位寄存器可具有较高的输出电流，提高移位寄存器的输出能力，还可以降低薄膜晶体管的尺寸，同时起开关用的薄膜晶体管为氧化物薄膜晶体管，减小了漏电流，确保了重要节点的电学表现，且可简化电路结构，从而减小栅极驱动电路占用显示面板的空间，迎合了窄边框、高解析度的技术趋势。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。