栅极驱动电路及其控制方法、显示装置与流程

本发明涉及显示技术领域，尤其涉及栅极驱动电路及其控制方法、显示装置。

背景技术

显示装置中设置有用于输出行驱动信号的栅极驱动电路。该栅极驱动电路可以采用goa(gatedriveronarray，阵列基板行驱动)制作于显示装置的非显示区。

上述栅极驱动电路包括多个级联的移位寄存器，第一级移位寄存器接收到帧起始信号后，根据该帧起始信号向一行栅线输出行驱动信号。同时，第一级移位寄存器还会向与其级联的下一级移位寄存器输入启动信号，以使得下一级移位寄存器根据该启动信号输出行驱动信号以及向下一级提供的启动信号。在此情况下，每个移位寄存器逐个接收到启动信号，并逐个输出行驱动信号，以使得上述栅极驱动电路能够逐行向显示装置中的栅线提供行驱动信号。

然而，上述栅极驱动电路中当一级移位寄存器出现故障后，将导致与该移位寄存器级联的后续移位寄存器无法正常输出行驱动信号，进而使得显示装置无法正常显示。

技术实现要素：

本发明的实施例提供栅极驱动电路及其控制方法、显示装置的方法，用于解决具有多个级联的移位寄存器的栅极驱动电路中，当有一级移位寄存器出现故障后，导致后续多级移位寄存器无法正常输出行驱动信号的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

一方面，提供一种栅极驱动电路，包括多个驱动子电路；每个驱动子电路具有一个地址数据；所述栅极驱动电路还包括m个解码子电路；每个所述解码子电路具有k个信号输入端以及2^k个信号输出端；所有所述解码子电路的多个信号输入端用于依次接收一所述驱动子电路的地址数据中的n个地址编码；所述解码子电路用于对接收到的k个地址编码进行解码，并选通一个所述信号输出端输出有效信号；4≤m＜n；k＝n/m；k≥2；m、n、k为正整数；每个所述驱动子电路与每一个所述解码子电路的一个所述信号输出端相连接，且不同的所述驱动子电路所连接的多个所述信号输出端不完全相同；所述驱动子电路用于在其所连接的信号输出端均输出有效信号时，输出行驱动信号。

由上述可知，该栅极驱动电路中，每个驱动子电路具有一地址数据。每个解码子电路通过其k个信号输入端接收上述地址数据中的k个地址编码，并对该地址编码进行解码，以选通其2^k个信号输出端中的一个信号输出端输出有效信号。此外，每个驱动子电路与每一个解码子电路的一个信号输出端相连接。在此情况下，当一驱动子电路所连接的各个信号输出端均输出有效信号时，该驱动子电路被选通，以输出行驱动信号。这样一来，一方面，该栅极驱动电路中，各个驱动子电路无需级联，只需要通过输入与该驱动子电路相应的地址数据，就可以对任意一个驱动子电路进行选通，以使其输出行驱动信号。所以即使该栅极驱动子电路中，个别驱动子电路出现故障无法输出行驱动信号时，其余驱动子电路不会受到影响，而可正常输出行驱动信号。另一方面，由于栅极驱动子电路可以接收n位数据地址，但是每个驱动子电路只需要与m个信号输出端相连接，且m＜n。因此驱动子电路的输入端无需设置n个，有效减小了驱动子电路的输入端的个数，从而达到简化驱动子电路的目的。

在本公开的一些实施例中，所述解码子电路的每个信号输入端连接一条第一输入地址线，每一条所述第一输入地址线用于接收一个地址编码；所述解码子电路包括k个第一反相器以及2^k个选通门；每个所述第一反相器的输入端连接一条所述第一输入地址线，输出端连接一条第二输入地址线；不同所述第一反相器连接的所述第一输入地址线和所述第二输入地址线不同；每个所述选通门的第一输入端与一条所述第一输入地址线或一条所述第二输入地址线相连接，第二输入端与一条所述第一输入地址线或一条所述第二输入地址线相连接；不同的选通门连接的所述第一输入地址线和所述第二输入地址线不完全相同；所述选通门的输出端作为所述解码子电路的一个所述信号输出端；所述选通门用于对该选通门的第一输入端和第二输入端上提供的信号进行逻辑运算，根据运算结果向其输出端输出有效或无效信号输出有效信号。

在本公开的一些实施例中，所述选通门为与非门、或非门、与门，或者，或门。

在本公开的一些实施例中，所述驱动子电路包括输入子电路、显示控制子电路以及第一功率放大子电路；所述输入子电路与每个所述解码子电路的一个所述信号输出端以及所述显示控制子电路相连接；所述输入子电路用于在该输入子电路所连接的所述信号输出端均输出有效信号时，向所述显示控制子电路提供传输控制信号；所述显示控制子电路还与时钟信号端、显示控制端以及第一功率放大子电路相连接，所述显示控制子电路用于在所述传输控制信号的控制下，对所述时钟信号端和所述显示控制端的信号进行逻辑运算，并将运算结果传输至所述第一功率放大子电路；所述第一功率放大子电路用于对所述显示控制子电路输出的运算结果进行放大并作为第一行驱动信号输出。

在本公开的一些实施例中，在所述解码子电路包括选通门，所述选通门为第一与非门的情况下，所述输入子电路包括或非门和第二反相器；所述或非门具有多个输入端，每个输入端与每个所述解码子电路的一个所述信号输出端相连接，所述或非门的输出端与所述第二反相器的输入端相连接；所述第二反相器的输出端与所述显示控制子电路相连接。

在本公开的一些实施例中，所述显示控制子电路包括传输门、第二与非门、第三反相器；所述传输门的控制端与所述输入子电路相连接，所述传输门的输入端与所述时钟信号端相连接，输出端与第二与非门的第一输入端相连接；所述第二与非门的第二输入端与显示控制端相连接，输出端与所述第三反相器的输入端相连接；所述第三反相器的输出端与所述第一功率放大子电路相连接。

在本公开的一些实施例中，所述第一功率放大子电路包括第四反相器、第五反相器；所述第四反相器的输入端与所述第三反相器的输出端相连接，所述第四反相器的输出端与所述第五反相器的输入端相连接；所述第五反相器的输出端作为所述驱动子电路的第一输出端，所述第一输出端用于输出所述第一行驱动信号；其中，所述第四反相器、所述第五反相器的尺寸大于所述第三反相器的尺寸。

在本公开的一些实施例中，驱动子电路还包括第二功率放大子电路；所述第二功率子电路与所述显示控制子电路相连接，所述显示控制子电路还用于将运算结果传输至所述第二功率放大子电路；所述第二功率子电路用于对所述显示控制子电路输出的运算结果进行放大并作为第二行驱动信号输出；其中，所述第一行驱动信号与所述第二行驱动信号互为高低电平。

在本公开的一些实施例中，在所述显示控制子电路包括第三反相器的情况下，所述第二功率子电路包括第六反相器；所述第六反相器的输入端与所述第三反相器的输出端相连接，所述第六反相器的输出端作为所述驱动子电路的第二输出端，所述第二输出端用于输出所述第二行驱动信号；其中，所述第六反相器的尺寸大于所述第三反相器的尺寸。

另一方面，提供一种显示装置，包括如上所述的任意一种栅极驱动电路。该显示装置具有与前述实施例提供的栅极驱动电路相同的技术效果，此处不再赘述。

另一方面，提供一种如上所述的任意一种栅极驱动电路的控制方法，所述方法包括：输出一地址数据，所述地址数据包括n个地址编码；m个解码子电路中的每一个解码子电路接收所述地址数据中的k位地址编码进行解码，并选通所述解码子电路的2^k个信号输出端中的一个所述信号输出端输出有效信号；当一驱动子电路所连接每一个解码子电路的信号输出端均输出有效信号时，该驱动子电路输出行驱动信号；其中，4≤m≤n；k＝n/m；k≥2；m、n、k为正整数；每个所述信号输出端的地址数据具有k个地址编码，且不同的信号输出端的地址数据不同。该栅极驱动电路的控制方法具有与前述实施例提供的栅极驱动电路相同的技术效果，此处不再赘述。

在本公开的一些实施例中，在解码子电路的每个信号输入端连接一条第一输入地址线，每一条所述第一输入地址线用于接收一个地址编码，且解码子电路包括k个第一反相器以及2^k个选通门的情况下，所述m个解码子电路中的每一个解码子电路接收所述地址数据中的k位地址编码进行解码，并选通所述解码子电路的2^k个信号输出端中的一个所述信号输出端输出有效信号包括：多条所述第一输入地址线依次接收所述地址数据中的每一位地址编码；每个第一反相器对一条所述第一输入地址线上的地址编码取反，并输出至一条所述第二输入地址线上；每个所述选通门对该选通门的第一输入端和第二输入端上提供的信号进行逻辑运算，根据运算结果向其输出端输出有效或无效信号输出有效信号；其中，每个所述解码子电路的2^k个信号输出端中，只有一个信号输出端输出有效信号。

在本公开的一些实施例中，在所述驱动子电路包括输入子电路、显示控制子电路以及第一功率放大子电路的情况下，所述当一驱动子电路所连接的信号输出端均输出有效信号时，该驱动子电路输出行驱动信号包括：当所述输入子电路所连接的所述信号输出端均输出有效信号时，所述输入子电路向所述显示控制子电路提供传输控制信号；所述显示控制子电路在所述传输控制信号的控制下，对所述时钟信号端和所述显示控制端的信号进行逻辑运算，并将运算结果传输至所述第一功率放大子电路；所述第一功率放大子电路对所述显示控制子电路输出的运算结果进行放大并作为第一行驱动信号输出。

在本公开的一些实施例中，在所述驱动子电路还包括第二功率放大子电路的情况下，所述输入子电路向所述显示控制子电路提供传输控制信号之后，所述方法还包括：所述显示控制子电路将运算结果传输至所述第二功率放大子电路；所述第二功率子电路对所述显示控制子电路输出的运算结果进行放大并作为第二行驱动信号输出；其中，所述第一行驱动信号与所述第二行驱动信号互为高低电平。

另一方面，提供一种计算机设备，包括存储器、处理器；所述存储器上存储有可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的任意一种方法。

另一方面，提供一种计算机可读介质，其存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的任意一种方法。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例提供的一种栅极驱动电路的结构示意图；

图2为本公开实施例提供的另一种栅极驱动电路的结构示意图；

图3为本公开实施例提供的另一种栅极驱动电路的结构示意图；

图4为图3中解码子电路的结构示意图；

图5为图1、图2或图3中驱动子电路的一种结构示意图；

图6为图1、图2或图3中驱动子电路的另一种结构示意图；

图7为图1、图2或图3中驱动子电路的另一种结构示意图；

图8为本公开实施例提供的一种栅极驱动电路的控制方法流程图；

图9为本公开实施例提供的另一种栅极驱动电路的控制方法流程图；

图10为本公开实施例提供的另一种栅极驱动电路的控制方法流程图。

附图标记：

01-栅极驱动电路；10-驱动子电路；101-输入子电路；102-显示控制子电路；103-第一功率放大子电路；104-第二功率放大子电路；20-解码子电路；202-选通门；201-传输门。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本公开实施例提供一种栅极驱动电路01，如图1所示，该栅极驱动电路01包括多个驱动子电路10。每个驱动子电路10具有一个地址数据。该地址数据具有n个地址编码。n≥2，n为正整数。

上述地址编码为“0”或“1”。例如，当该地址数据为8bit时，该地址数据具有8(n＝8)个地址编码。基于此，图1中，驱动子电路10_a的地址数据可以为“000000000”；驱动子电路10_b的地址数据为“00000001”；驱动子电路10_c的地址数据为“00000010”等。

或者，当该地址数据为10bit时，该地址数据具有10(n＝10)个地址编码。其余地址数据中地址编码的设置方式同理可得，此处不再赘述。

其中，“0”表示低电平，“1”表示高电平。

需要说明的是，驱动子电路10_a、驱动子电路10_b以及驱动子电路10_c中的任意一个均为上述驱动子电路10，为了方便说明。根据驱动子电路10设置位置的不同以字母“a”、“b”或“c”进行区分。

此外，如图1所示，上述栅极驱动电路01还包括m个解码子电路20。每个解码子电路20具有k个信号输入端ip以及2^k个信号输出端op。其中，4≤m＜n；k＝n/m；k≥2；m、n、k为正整数。

以k＝2为例，如图1所示，每个解码子电路20具有2个信号输入端ip时，该解码子电路20具有4个信号输出端op。

在此情况下，如图1所示，当上述地址数据为8bit，即n＝8时，该栅极驱动电路01如图1所示具有4(m＝n/k＝8/2＝4)个解码子电路20，分别为解码子电路20_a、解码子电路20_b、解码子电路20_c以及解码子电路20_d。

或者，如图2所示，当上述地址数据为10bit，即n＝10时，该栅极驱动电路01如图1所示具有m＝5(m＝n/k＝10/2＝4)个解码子电路20，分别为解码子电路20_a、解码子电路20_b、解码子电路20_c、解码子电路20_d以及解码子电路20_e。

需要说明的是，解码子电路20_a、解码子电路20_b、解码子电路20_c、解码子电路20_d以及解码子电路20_e中的任意一个均为上述解码子电路20，为了方便说明。根据解码子电路20设置位置的不同以字母“a”、“b”、“c”、“d”以及“e”进行区分。

上述仅仅是对栅极驱动电路01中解码子电路20的设置数目的举例说明，其它示例在此不再一一赘述。以下为了方便说明，均是以k＝2，n＝8，m＝4为例。

此外，栅极驱动电路01中解码子电路20的多个信号输入端ip用于依次接收一驱动子电路10的地址数据中的n个地址编码。

例如，当需要驱动地址数据为“00000010”的驱动子电路10_c时，如图1所示，解码子电路20_a中的两个信号输入端ip0、信号输入端ip1分别接收“0”和“1”。解码子电路20_b中的两个信号输入端ip2、信号输入端ip3分别接收“0”和“0”。解码子电路20_c中的两个信号输入端ip4、信号输入端ip5分别接收“0”和“0”。解码子电路20_d中的两个信号输入端ip6、信号输入端ip7分别接收“0”和“0”。

在此情况下，上述解码子电路20用于对接收到的k个地址编码进行解码，并选通2^k个信号输出端op中的一个输出有效信号。

例如，有效信号以“0”为例。当解码子电路20通过k个信号输入端ip分别地址编码，并对接收到的地址编码进行解码后，该解码子电路20的2^k个信号输出端op中，只有一个输出“0”，其余输出“1”(无效信号)。

或者，当有效信号以“1”为例时，反之可得，此处不再赘述。

此外，如图1所示，每个驱动子电路10与每一个解码子电路20的一个信号输出端op相连接，且不同的驱动子电路10所连接的多个信号输出端op不完全相同，以保证各个驱动子电路10的地址数据唯一，即当该栅极驱动电路01接收到一地址数据时，所有驱动子电路10中，只有一个驱动子电路10被驱动，且该被驱动的驱动子电路10的地址数据与上述栅极驱动电路01接收到的地址数据相同。

该驱动子电路10用于在其所连接的信号输出端op均输出有效信号时，输出行驱动信号，从而使得该驱动子电路10被驱动。上述行驱动信号可以被显示面板中的一条栅线或信号线接收，以使得该栅线或信号线所控制的晶体管导通。

由上述可知，该栅极驱动电路01中，每个驱动子电路10具有一地址数据。每个解码子电路20通过其k个信号输入端ip接收上述地址数据中的k个地址编码，并对该地址编码进行解码，以选通其2^k个信号输出端op中的一个信号输出端op输出有效信号。

此外，每个驱动子电路10与每一个解码子电路20的一个信号输出端op相连接。在此情况下，当一驱动子电路10所连接的各个信号输出端op均输出有效信号时，该驱动子电路10被选通，以输出行驱动信号。

这样一来，一方面，该栅极驱动电路01中，各个驱动子电路10无需级联，只需要通过输入与该驱动子电路01相应的地址数据，就可以对任意一个驱动子电路10进行选通，以使其输出行驱动信号。所以即使该栅极驱动子电路01中，个别驱动子电路10出现故障无法输出行驱动信号时，其余驱动子电路10不会受到影响，而可正常输出行驱动信号。

另一方面，由于栅极驱动子电路01可以接收n位数据地址，但是每个驱动子电路只需要与m个信号输出端相连接，且m＜n。因此驱动子电路10的输入端无需设置n个，有效减小了驱动子电路10的输入端的个数，从而达到简化驱动子电路10的目的。

以下对解码子电路20的具体结构进行详细的举例说明。

解码子电路20的每个信号输入端op连接一条如图3所示的第一输入地址线(例如：a0、a1)。每一条第一输入地址线用于接收一个地址编码。

此外，上述解码子电路20包括k个第一反相器inv1以及2^k个选通门202。

每个第一反相器inv1的输入端连接一条第一输入地址线，输出端连接一条第二输入地址线。不同第一反相器inv1连接的第一输入地址线和第二输入地址线不同。

例如，以每个解码子电路20包括两个第一反相器inv1为例。其中一个第一反相器inv1的输入端连接第一输入地址线a0，输出端连接第二输入地址线b0。另一个第一反相器inv1的输入端连接第一输入地址线a1，输出端连接第二输入地址线b1。

此外，每个选通门202的第一输入端与一条第一输入地址线或一条第二输入地址线相连接，第二输入端与一条第一输入地址线或一条第二输入地址线相连接。不同的选通门202连接的所述第一输入地址线和所述第二输入地址线不完全相同。

例如，如图4所示，以每个解码子电路20包括4个选通门(202_a、202_b、202_c以及202_d)为例。

选通门202_a的第一输入端连接第二输入地址线b0，第二输入端连接第二输入地址线b1。

选通门202_b的第一输入端连接第一输入地址线a0，第二输入端连接第二输入地址线b1。

选通门202_c的第一输入端连接第二输入地址线b0，第二输入端连接第一输入地址线a1。

选通门202_c的第一输入端连接第一输入地址线a0，第一输入地址线a1。

由上述可知，对多条第一输入地址线和多条第二输入地址线进行排列组合，以使得任意两个选通门202的输入端的连接方式不相同。

需要说明的是，选通门202_a、选通门202_b、选通门202_c以及选通门202_d中的任意一个均为上述选通门202。为了方便说明。根据选通门202设置位置的不同以字母“a”、“b”、“c”以及“d”进行区分。

此外，选通门202的输出端作为解码子电路20的一个信号输出端op。

选通门202用于对该选通门202的第一输入端和第二输入端上提供的信号进行逻辑运算，根据运算结果向其输出端输出有效或无效信号输出有效信号。

在本申请实施例中，上述选通门202可以为与非门、或非门、与门，或者，或门。本申请对此不做限定。为了方便说明，附图和以下实施例均是以选通门202为与非门(例如第一与非门nand1)为例进行的说明。

在此情况下，选通门202的输出端输出“0”时为有效信号，输出“1”时为非有效信号。

在此情况下，同一解码子电路20中的各个选通门202的输出端可以具有k位数地址编码构成的地址数据。

例如，图4中，选通门202_a输出端的地址数据为“00”；选通门202_b的地址数据为“01”；选通门202_c的地址数据为“10”；选通门202_d的地址数据为“11”。

在此情况下，以驱动子电路10的地址数据为8bit(n＝8)为例，该栅极驱动电路01中设置有4(m＝4)个解码子电路20。每个解码子电路20连接有两条第一输入地址线和两条第二输入地址线。这样一来，整个栅极驱动电路01连接有8条第一输入地址线(a0、a1……a7)和8条第二输入地址线(b0、b1……b7)。

此外，每个解码子电路20还具有4个选通门202，每个选通门202的输出端具有2位数地址编码构成的地址数据。在此情况下，即使一个驱动子电路10只需要与分别隶属于不同解码子电路20的4个选通门202的输出端相连接，但是每个选通门202的输出端提供2位数地址编码。因此，与该驱动子电路10相连接的4个选通门202的输出端一共可以提供8位数地址编码，该8位数地址编码即为该驱动子电路10的8bit地址数据。所以本公开提供的栅极驱动电路01，在能够减小该栅极驱动电路01中各个驱动子电路10输入端数量的情况下，仍然能够确保驱动子电路10的地址数据不发生变化，以避免驱动子电路10无法被选通的现象发生。

示例性的，“00000010”为图3中驱动子电路10_c的地址数据。在栅极驱动电路01接收到的地址数据为“00000010”的情况下，解码子电路20_a所连接的第一输入地址线a0接收地址编码“1”，第一输入地址线a1接收地址编码“0”。

基于此，在解码子电路20_a中的各个第一反相器inv1以及选通门202的作用下，如图4所示，只有输出端的地址数据为“10”的选通门202输出有效信号“0”，其余均输出无效信号“1”。

解码子电路20_b所连接的第一输入地址线a2接收地址编码“0”，第一输入地址线a3接收地址编码“0”。

基于此，在解码子电路20_b中的各个第一反相器inv1以及选通门202的作用下，只有输出端的地址数据为“00”的选通门202输出有效信号“0”，其余均输出无效信号“1”。

解码子电路20_c所连接的第一输入地址线a4接收地址编码“0”，第一输入地址线a5接收地址编码“0”。

基于此，在解码子电路20_c中的各个第一反相器inv1以及选通门202的作用下，只有输出端的地址数据为“00”的选通门202输出有效信号“0”，其余均输出无效信号“1”。

解码子电路20_d所连接的第一输入地址线a6接收地址编码“0”，第一输入地址线a7接收地址编码“0”。

基于此，在解码子电路20_d中的各个第一反相器inv1以及选通门202的作用下，只有输出端的地址数据为“00”的选通门202输出有效信号“0”，其余均输出无效信号“1”。

在此情况下，连接解码子电路20_a中，地址数据为“10”的选通门202_c的输出端、解码子电路20_b中，地址数据为“00”的选通门202_a的输出端、解码子电路20_c中，地址数据为“00”的选通门202_a的输出端以及解码子电路20_d中，地址数据为“00”的选通门202_a的输出端的驱动子电路10_c被选通。

由上述可知，该驱动子电路10_c所连接的各个选通门202输出端的地址数据，由沿解码子电路20_d到解码子电路20_a的方向依次排列“00”、“00”、“00”、“10”后，即为该驱动子电路10_c的8bit地址数据“00000010”，从而实现对驱动子电路10_c的选通，使得该驱动子电路10_c输出行驱动信号。

通过向栅极驱动电路输入其他驱动子电路10的地址数据，以与该地址数据相对应的其他驱动子电路10的选通方式，同上所述，此处不再赘述。

以下对驱动子电路10的结构进行详细的说明。

如图5所示，上述驱动子电路10包括输入子电路101、显示控制子电路102以及第一功率放大子电路103。

输入子电路101与如图3所示的每个解码子电路20，例如解码子电路20_a的一个信号输出端op_20_a、解码子电路20_b的一个信号输出端op_20_b、解码子电路20_c的一个信号输出端op_20_c，以及解码子电路20_d的一个信号输出端op_20_d相连接。

此外，上述输入子电路101如图5所示还与显示控制子电路102相连接。该输入子电路101用于在该输入子电路101所连接的信号输出端(op_20_a、op_20_b、op_20_c以及op_20_d)均输出有效信号(例如“0”)时，向显示控制子电路102提供传输控制信号。

该显示控制子电路102还与时钟信号端clk、显示控制端en以及第一功率放大子电路103相连接。

需要说明的是，上述显示控制端en用于在该驱动子电路10所控制的一行亚像素需要显示时，输入“1”。而当驱动子电路10所控制的一行亚像素无需显示时，输入“0”。

该显示控制子电路102用于在输入子电路101输出的传输控制信号的控制下，对时钟信号端clk和显示控制端en的信号进行逻辑运算，并将运算结果传输至第一功率放大子电路103。

该第一功率放大子电路103用于对显示控制子电路102输出的运算结果进行放大并作为第一行驱动信号输出。

上述第一行驱动信号为高电平或者为低电平。当该驱动子电路10所控制的一行亚像素中，每个亚像素内的像素电路包括n型晶体管，且该n型晶体管的栅极与第一功率放大子电路103相连接时，驱动子电路10通过第一功率放大子电路103向n型晶体管的栅极提供第一行驱动信号(例如，高电平)，以控制n型晶体管导通。

或者，向n型晶体管的栅极提供第一行驱动信号(例如，低电平)，以控制n型晶体管截止。当像素电路包括p型晶体管，且该p型晶体管的栅极与第一功率放大子电路103相连接时，p型晶体管的导通或截止的方式同理可得，此处不再赘述。

此外，如图6所示，上述驱动子电路10还包括第二功率放大子电路104。

该第二功率子电路104与显示控制子电路102相连接，显示控制子电路102还用于将运算结果(对时钟信号端clk和显示控制端en的信号进行逻辑运算的结果)传输至第二功率放大子电路104。

该第二功率子电路104用于对显示控制子电路102输出的运算结果进行放大并作为第二行驱动信号输出。

其中，第一功率放大子电路103输出的第一行驱动信号与第二功率子电路104输出的第二行驱动信号互为高低电平。

例如，当第一功率放大子电路103输出的第一行驱动信号为高电平时，第二功率子电路104输出的第二行驱动信号为低电平；或者，当第一功率放大子电路103输出的第一行驱动信号为低电平时，第二功率子电路104输出的第二行驱动信号为高电平。以下为了方便说明，均是以第一功率放大子电路103输出的第一行驱动信号为低电平时，第二功率子电路104输出的第二行驱动信号为高电平为例进行的说明。

这样一来，当该驱动子电路10所控制的一行亚像素中，每个亚像素内的像素电路既包括n型晶体管，又包括p型晶体管时，该驱动子电路10可以通过第一功率放大子电路103向p型晶体管的栅极提供第一行驱动信号(例如，低电平)，以控制p型晶体管导通。此外，该驱动子电路10可以通过第二功率放大子电路104向n型晶体管的栅极提供第二行驱动信号(例如，高电平)，以控制n型晶体管导通。

对图6所示的各个子电路的结构进行详细的说明。如图7所示，在上述解码子电路20包括选通门202，且该选通门202为第一与非门nand1的情况下，图6中的输入子电路101包括或非门nor和第二反相器inv2。

或非门nor具有多个输入端，且每个输入端与每个解码子电路20的一个信号输出端相连接。例如当输入子电路101与如图3所示的解码子电路20_a的一个信号输出端op_20_a、解码子电路20_b的一个信号输出端op_20_b、解码子电路20_c的一个信号输出端op_20_c，以及解码子电路20_d的一个信号输出端op_20_d相连接时，该或非门nor具有四个输入端，分别与上述信号输出端op_20_a、op_20_b、op_20_c以及op_20_d相连接。

此外，上述或非门nor的输出端与第二反相器inv2的输入端相连接。

第二反相器inv2的输出端与显示控制子电路102相连接。

此外，显示控制子电路102包括传输门201、第二与非门nand2、第三反相器inv3。

该传输门201的控制端与输入子电路101相连接。在该输入子电路101的结构如上所述时，上述传输门201的控制端与输入子电路101中第二反相器inv2的输出端相连接。

此外，传输门201的输入端与时钟信号端clk相连接，输出端与第二与非门nand2的第一输入端相连接。

第二与非门nand2的第二输入端与显示控制端en相连接，输出端与第三反相器inv3的输入端相连接。

第三反相器inv3的输出端与第一功率放大子电路103相连接。

此外，上述第一功率放大子电路103包括第四反相器inv4、第五反相器inv5。

第四反相器inv4的输入端与第三反相器inv3的输出端相连接，第四反相器inv4的输出端与第五反相器inv5的输入端相连接。

第五反相器inv5的输出端作为驱动子电路10的第一输出端oput1。该第一输出端oput1用于输出上述第一行驱动信号；

其中，第四反相器inv4、第五反相器inv5的尺寸大于第三反相器inv3的尺寸，从而能够通过第四反相器inv4、第五反相器inv5分别对输入的信号进行反向处理的同时，对该第三反相器inv3输出的信号进行放大，以使得第一行驱动信号能够驱动该驱动子电路10所控制的一行亚像素中与上述第一输出端oput1相连接的晶体管。

此外，在上述显示控制子电路102包括第三反相器inv3的情况下，上述第二功率子电路104，如图7所示包括第六反相器inv6。

该第六反相器inv6的输入端与第三反相器inv3的输出端相连接，第六反相器inv6的输出端作为驱动子电路10的第二输出端oput2。该第二输出端oput2用于输出第二行驱动信号。

其中，第六反相器inv6的尺寸大于第三反相器inv3的尺寸，从而能够通过第六反相器inv6对第三反相器inv3提供的信号进行反向处理的同时，对该第三反相器inv3输出的信号进行放大，以使得第二行驱动信号能够驱动该驱动子电路10所控制的一行亚像素中与上述第二输出端oput2相连接的晶体管。

由上述可知，由于第一功率放大子电路103具有两个反相器(第四反相器inv4、第五反相器inv5)，而第二功率放大子电路104具有一个反相器(第六反相器inv6)。此外，第一功率放大子电路103、第二功率放大子电路104均与显示控制子电路102中的第三反相器inv3的输出端相连接。因此第一功率放大子电路103能够对第三反相器inv3输出的信号进行两次反向，而第二功率放大子电路104可以对第三反相器inv3输出的信号进行一次反向，从而能够使得第一功率放大子电路103输出的第一行驱动信号与第二功率子电路104输出的第二行驱动信号互为高低电平。

以下对图7所示的驱动子电路10的工作过程进行举例说明。

当该驱动子电路10被选通时，或非门nor的四个输入端分别连接的信号输出端op_20_a、op_20_b、op_20_c以及op_20_d均输出“0”。在此情况下，该或非门nor的输出端输出“1”。

经过第二反相器inv2的反向处理后，传输门201的控制端接收信号“0”，此时该传输门201导通，将时钟信号端clk提供的时钟信号传输至第二与非门nand2的第一输入端。

在该驱动子电路10所控制的一行亚像素需要显示时，显示控制端en输入“1”。此时，当时钟信号端clk输出“0”时，该第二与非门nand2输出“1”。

在此情况下，经过第三反相器inv3的反向作用后，输入至第一功率放大子电路103和第二功率放大子电路104的信号为“0”。

基于此，第一功率放大子电路103中的第四反相器inv4、第五反相器inv5依次对第三反相器inv3输出的信号进行反向，使得驱动子电路10的第一输出端oput1输出第一行驱动信号，为“0”。该第一行驱动信号可以使得驱动子电路10所控制的一行亚像素中，与驱动子电路10的第一输出端oput1相连接的p型晶体管导通。

此外，第二功率放大子电路104中的第六反相器inv6对第三反相器inv3输出的信号进行反向，使得驱动子电路10的第二输出端oput2输出第二行驱动信号，为“1”。该第二行驱动信号可以使得驱动子电路10所控制的一行亚像素中，与驱动子电路10的第二输出端oput2相连接的n型晶体管导通。

需要说明的是，当驱动子电路10所控制的一行亚像素中，只有一种类型具体晶体管，例如n型或p型时，上述驱动子电路10的第一输出端oput1或第二输出端oput2中只有一个输出端，例如第一输出端oput1与亚像素中的晶体管的栅极相连接，而另一个输出端，例如第二输出端oput2可以空置。

本申请的一些实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路。

上述显示装置可以为液晶显示装置或者有机发光二极管显示装置。例如该显示装置可以为显示器、电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。上述显示装置具有与前述实施例提供的栅极驱动电路相同的技术效果，此处不再赘述。

本申请的一些实施例提供一种如上所述的任意一种栅极驱动电路的控制方法，如图8所示，该方法包括s101～s103。

s101、输出一地址数据，该地址数据包括n个地址编码。

例如，当该地址数据为8bit时，该地址数据具有8(n＝8)个地址编码。以该地址数据为“00000010”为例。

s102、m个解码子电路20中的每一个解码子电路20接收上述地址数据中的k位地址编码进行解码，并选通解码子电路20的2^k个信号输出端op中的一个信号输出端op输出有效信号。

例如，当m＝4，k＝2时，每一个解码子电路20接收上述地址数据中的2位地址编码进行解码，并选通解码子电路20的4个信号输出端op中的一个信号输出端op输出有效信号。

s103、当一驱动子电路10所连接的每一个解码子电路20的信号输出端均op输出有效信号时，该驱动子电路10输出行驱动信号。

其中，4≤m≤n；k＝n/m；k≥2；m、n、k为正整数。每个信号输出端op的地址数据具有k个地址编码，且不同的信号输出端op的地址数据不同。

上述栅极驱动电路的控制方法具有与前述实施例提供的栅极驱动电路相同的技术效果，此处不再赘述。

此外，如图3所示，在解码子电路20的每个信号输入端op连接一条第一输入地址线(例如：a0、a1)，每一条第一输入地址线用于接收一个地址编码，且解码子电路20包括k个第一反相器inv1以及2^k个选通门202的情况下，如图9所示，上述s102包括s201～203。

s201、多条第一输入地址线(a0、a1、a2、a3、a4、a5、a6以及a7)依次接收地址数据中的每一位地址编码。

该地址数据为“00000010”为例，第一输入地址线a0接收地址编码“0”；第一输入地址线a1接收地址编码“1”；第一输入地址线a2接收地址编码“0”；第一输入地址线a3接收地址编码“0”；第一输入地址线a4接收地址编码“0”；第一输入地址线a5接收地址编码“0”；第一输入地址线a6接收地址编码“0”；第一输入地址线a7接收地址编码“0”。

s202、每个第一反相器inv1对一条第一输入地址线(a0、a1、a2、a3、a4、a5、a6或a7)上的地址编码取反，并输出至一条第二输入地址线(b0、b1、b2、b3、b4、b5、b6或b7)上。

s203、每个选通门202对该选通门202的第一输入端和第二输入端上提供的信号进行逻辑运算，根据运算结果向其输出端输出有效或无效信号输出有效信号。其中，每个解码子电路20的2^k个信号输出端op中，只有一个信号输出端op输出有效信号。

例如，当选通门202为与非门时，选通门202的输出端输出“0”时为有效信号，输出“1”时为非有效信号。

基于此，在解码子电路20_a中，如图4所示，只有输出端的地址数据为“10”的选通门202输出有效信号“0”，其余均输出无效信号“1”。

在解码子电路20_b中，只有输出端的地址数据为“00”的选通门202输出有效信号“0”，其余均输出无效信号“1”。

在解码子电路20_c中，只有输出端的地址数据为“00”的选通门202输出有效信号“0”，其余均输出无效信号“1”。

解码子电路20_d中，只有输出端的地址数据为“00”的选通门202输出有效信号“0”，其余均输出无效信号“1”。

在此情况下，同一解码子电路20中的各个选通门202的信号输出端可以具有k(例如k＝2)位数地址编码构成的地址数据。

在此情况下，即使一个驱动子电路10只需要与分别隶属于不同解码子电路20的m(m＝4)个选通门202的输出端相连接，但是每个选通门202的输出端提供2位数地址编码。因此，与该驱动子电路10相连接的4个选通门202的输出端一共可以提供8位数地址编码，该8位数地址编码即为该驱动子电路10的8bit地址数据。

例如，与该驱动子电路10相连接的4个选通门202的输出端的地址数据，由沿解码子电路20_d到解码子电路20_a的方向依次排列“00”、“00”、“00”、“10”，即为该驱动子电路10_c的8bit地址数据“00000010”，以实现驱动子电路(驱动子电路10_c)的选通。

此外，在驱动子电路10如图5所示，包括输入子电路101、显示控制子电路102以及第一功率放大子电路103的情况下，如图10所示，上述s103包括s301～s303。

s301、当输入子电路101所连接的信号输出端(例如，op_20_a、op_20_b、op_20_c以及op_20_d)均输出有效信号时，输入子电路101向显示控制子电路102提供传输控制信号。

s302、显示控制子电路102在上述输入子电路101输出的传输控制信号的控制下，对时钟信号端clk和显示控制端en的信号进行逻辑运算，并将运算结果传输至第一功率放大子电路103。

s303、第一功率放大子电路103对显示控制子电路102输出的运算结果进行放大并作为第一行驱动信号输出。

此外，在上述驱动子电路，如图6所示还包括第二功率放大子电路104的情况下，输入子电路101向显示控制子电路102提供传输控制信号之后，上述s103还包括s304、s305。

s304、显示控制子电路102将运算结果传输至第二功率放大子电路104。

s305、第二功率子电路104对显示控制子电路102输出的运算结果进行放大并作为第二行驱动信号输出。

其中，上述第一功率放大子电路103输出端的第一行驱动信号与上述第二功率放大子电路104输出的第二行驱动信号互为高低电平。

其中，当上述输入子电路101、显示控制子电路102、第一功率放大子电路103以及第二功率放大子电路104的结构如图6所示时，该驱动子电路10的控制方法同上所述，此处不再赘述。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：rom、ram、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。