GOA电路及显示面板的制作方法

本申请实施例涉及显示技术领域，尤其涉及一种goa电路及显示面板。

背景技术：

goa(gatedriveronarray)技术是将显示面板的栅极驱动电路集成在玻璃基板上，形成对显示面板的扫描驱动。goa技术能较少外接ic的绑定(bonding)工序，能降低产品成本，且更适合制作窄边框或无边框的显示产品。

现有的goa电路包括级联的多个goa单元，每一级goa单元对应驱动一级水平扫描线。每一级goa单元主要包括上拉电路、上拉控制电路、下拉电路和下拉维持电路。上拉电路主要负责将时钟信号输出为栅极信号即gate信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级goa单元传递过来的gate信号；下拉电路负责在第一时间将gate信号拉低为低电位，即关闭gate信号；下拉维持电路负责将gate信号和上拉电路的gate信号(通常称为q点)维持在关闭状态。

图1为现有的一种goa电路图，该goa电路中上下级goa单元的级传信号为gate信号，图2为现有的一种goa电路的理想时序图，图3为现有的一种goa电路的仿真时序图，参考图1、图2和图3可以看出，由于gate信号连接负载，因此其波形会有所失真，如节点qa和节点qb在t1和t2的在图3中的波形与图2中的波形相比幅值都有降低，负载越大则失真越明显，这样会导致下一级goa单元的第一晶体管t1打开不充分，引起节点qa和节点qb充电充不满，从而导致nt3打开不充分，下一级goa单元的栅极信号gate(n+1)输出失真，gate(n+1)又会影响更下一级goa单元的nt1的打开情况，如此随着级联数目的增加，该失真会被一级一级地叠加，会引起显示面板的显示异常。

因此，需要设计一种新的goa电路，以解决上述由于gate信号失真可能导致的显示异常问题。

技术实现要素：

为了解决目前的goa电路由于gate信号失真可能导致的显示异常问题，本申请实施例提供一种goa电路，该goa电路包括级联的多个goa单元，每一级所述goa单元包括：正反扫描模块100、复位模块200、上拉模块300、下拉模块400、稳压模块500、防漏电模块500、稳压模块600和信号控制模块700。

所述正反扫描模块100包括第一晶体管t1和第二晶体管t2，其中，所述第一晶体管t1的栅极接入上级goa单元的级传端cs(n-1)，源极接入正向扫描信号u2d，漏极电性连接第一节点qb；所述第二晶体管t2的栅极接入下级goa单元的级传端cs(n+1)，源极接入反向扫描信号d2u，漏极电性连接第一节点qb。

所述复位模块200包括第七晶体管t7，其中，所述第七晶体管t7的栅极和源极均接入复位信号reset，漏极电性连接第二节点p。

所述上拉模块300包括第三晶体管t3和第十晶体管t10，其中，所述第三晶体管t3和所述第十晶体管t10的栅极均电性连接上拉节点qa，所述第三晶体管t3和所述第十晶体管t10的源极均接入第n条时钟信号ck(n)，所述第三晶体管t3的漏极电性连接输出端g(n)，所述第十晶体管t10的漏极电性连接级传端cs(n)。

所述下拉模块400包括第四晶体管t4、第十一晶体管t11和第九晶体管t9，其中，所述第四晶体管t4、所述第十一晶体管t11和所述第九晶体管t9的栅极均电性连接所述第二节点p，所述第四晶体管t4、所述第十一晶体管t11和所述第九晶体管t9的源极均接入第一电位，所述第四晶体管t4的漏极电性连接所述输出端g(n)，所述第十一晶体管t11的漏极电性连接所述级传端cs(n)，所述第九晶体管t9的漏极电性连接所述第一节点qb。

所述防漏电模块500包括第十二晶体管t12，其中，所述第十二晶体管t12的栅极接入第二电位，源极电性连接所述第一节点qb，漏极电性连接所述上拉节点qa。

所述稳压模块600包括第一电容c1和第二电容c2，其中，所述第一电容c1的一端电性连接所述第一节点qb，另一端接入所述第一电位；所述第二电容c2的一端电性连接所述第二节点p，另一端接入所述第一电位。

所述信号控制模块700包括第五晶体管t5和第六晶体管t6，其中，所述第五晶体管t5的栅极电性连接所述第一节点qb，源极接入所述第一电位，漏极电性连接所述第二节点p；所述第六晶体管t6的栅极接入第n+1条时钟信号ck(n+1)，源极接入所述第二电位，漏极电性连接所述第二节点p。

在一些实施例中，所述goa电路具有复位阶段和正常显示阶段。

在所述复位阶段，所述复位信号reset提供单个所述第二电位的脉冲信号控制所述第七晶体管t7打开使所述第二节点p为所述第二电位，所述第二节点p控制所述第四晶体管t4、第十一晶体管t11和第十晶体管t10打开使所述输出端g(n)、所述级传端cs(n)和所述第一节点qb和所述上拉节点qa为所述第一电位。

所述正常显示阶段包括预充子阶段t1、输出子阶段t2和下拉子阶段t3。

在所述预充子阶段t1，所述上级goa单元的级传端cs(n-1)或所述下级goa单元的级传端cs(n+1)提供第二电平使所述第一晶体管t1或所述第二晶体管t2打开，以使所述第一节点qb和所述上拉节点qa转换为第二电位且所述第一电容c1被充电，同时使所述第三晶体管t3、所述第十晶体管t10和所述第五晶体管t5打开；所述第五晶体管t5打开使所述第二节点p转换为所述第一电位，以使所述第四晶体管t4、所述第十一晶体管t11和所述第九晶体管t9关闭。

在所述输出子阶段t2，所述上级goa单元的级传端cs(n-1)和所述下级goa单元的级传端cs(n+1)提供第一电平使所述第一晶体管t1和所述第二晶体管t2关闭，所述第一晶体管t1和所述第二晶体管t2关闭、所述第三晶体管t3打开使所述第一节点qb保持为所述第二电位，所述上拉节点qa由所述第二电位转换至自举电位；同时，所述第n条时钟信号ck(n)提供所述第二电位，并通过所述第三晶体管t3输出为所述输出端g(n)信号，通过所述第十晶体管t10输出为所述级传端cs(n)信号。

在所述下拉子阶段t3，上级goa单元的级传端cs(n-1)或下级goa单元的级传端cs(n+1)提供第二电位使第一晶体管t1或第二晶体管t2打开，正向扫描信号u2d或反向扫描信号d2u向第一节点qb和上拉节点qa提供第一电位，且所述第n+1条时钟信号ck(n+1)使所述第六晶体管t6打开以使所述第二节点p转换为第二电位且所述第二电容c2被充电，所述第二节点p使所述第四晶体管t4、所述第十一晶体管t11和所述第九晶体管t9打开以使所述输出端g(n)、所述级传端cs(n)、所述第一节点qb和所述上拉节点qa转换为第一电位。

之后，所述第一电容c1使所述第一节点qb和所述上拉节点qa维持第一电位以使所述第三晶体管t3保持关闭，所述第二电容c2使所述第二节点p维持第二电位以使所述第四晶体管t4保持打开，所述输出端g(n)和所述级传端cs(n)保持所述第一电位。

在一些实施例中，所述正向扫描信号u2d和所述反向扫描信号d2u中的一个信号为高电位且另一个信号为低电位；正向扫描时所述上级goa单元的级传端cs(n-1)控制所述第一晶体管t1打开，首级goa单元的第一晶体管t1的栅极接入起始信号stv；反向扫描时所述下级goa单元的级传端cs(n+1)控制所述第二晶体管t2打开，末级goa单元的第二晶体管t2的栅极接入所述起始信号stv。

在一些实施例中，所述goa电路中的各个晶体管均为n型薄膜晶体管，所述第一电位为恒压低电位vgl，所述第二电位为恒压高电位vgh。

在所述复位阶段，所述复位信号reset提供单个高电位的脉冲信号使所述第二节点p为高电位，所述第一节点qb、所述上拉节点qa、所述正向扫描信号u2d、反向扫描信号d2u、所述第n条时钟信号ck(n)、所述第n+1条时钟信号ck(n+1)、所述输出端g(n)、所述级传端cs(n)、所述上级goa单元的级传端cs(n-1)和所述下级goa单元的级传端cs(n+1)均为低电位；

在所述正常显示阶段的所述预充子阶段t1，正向扫描时所述正向扫描信号u2d为恒压高电位vgh且所述反向扫描信号d2u为恒压低电位vgl，反向扫描时所述正向扫描信号u2d为恒压低电位vgl且所述反向扫描信号d2u为恒压高电位vgh，所述第二节点p、所述第n条时钟信号ck(n)、所述第n+1条时钟信号ck(n+1)、所述输出端g(n)、所述级传端cs(n)和所述下级goa单元的级传端cs(n+1)均为低电位，所述上级goa单元的级传端cs(n-1)、所述第一节点qb和所述上拉节点qa均为高电位。

在所述正常显示阶段的所述输出子阶段t2，所述第二节点p、所述第n+1条时钟信号ck(n+1)、所述上级goa单元的级传端cs(n-1)和所述下级goa单元的级传端cs(n+1)均为低电位，所述第一节点qb、所述上拉节点qa、所述第n条时钟信号ck(n)、所述输出端g(n)和所述级传端cs(n)均为高电位，且所述上拉节点qa由所述恒压高电位vgh升高为所述自举电位。在所述正常显示阶段的所述下拉子阶段t3，所述第一节点qb、所述上拉节点qa、所述第n条时钟信号ck(n)、所述输出端g(n)、所述级传端cs(n)和所述上级goa单元的级传端cs(n-1)均为低电位，所述第二节点p、所述第n+1条时钟信号ck(n+1)和所述下级goa单元的级传端cs(n+1)均为高电位。

在一些实施例中，该goa电路还包括输出控制模块800，所述输出控制模块800包括第八晶体管t8，所述第八晶体管t8的栅极接入全局控制信号gas，源极接入所述第一电位，漏极电性连接所述输出端g(n)。

在一些实施例中，所述goa电路在所述正常显示阶段之后还包括触控扫描阶段；在所述触控扫描阶段，所述全局控制信号gas控制所有级goa单元的输出端g(n)转换为第一电位。

在一些实施例中，所述goa电路中的各个晶体管均为n型薄膜晶体管，所述全局控制信号gas在所述复位阶段和所述正常显示阶段均为低电位，在所述触控扫描阶段为高电位。

在一些实施例中，在所述复位阶段和所述正常显示阶段，各条时钟信号均为周期性脉冲信号；在所述触控扫描阶段，各条时钟信号均为与触控扫描信号频率同步的脉冲信号。

在一些实施例中，所述goa电路包括第一条时钟信号ck1和第二条时钟信号ck2；当所述第n条时钟信号ck(n)为第一条时钟信号ck1时，所述第n+1条时钟信号ck(n+1)为ck2；在所述复位阶段和所述正常显示阶段，所述第一条时钟信号ck1和所述第二条时钟信号ck2的周期相同，前一条时钟信号的脉冲信号结束的同时后一条时钟信号的脉冲信号产生。

本申请实施例还提供一种显示面板，包括如上所述的goa电路。

本发明实施例提供的goa电路，在每一级goa单元的上拉模块中增加第十晶体管t10、下拉模块中增加第十一晶体管t11，并将第十晶体管t1的漏极和第十一晶体管的漏极t11均与级传端cs(n)电性连接，并将级传端cs(n)信号作为下一级goa单元的级传信号。由于相对于输出端g(n)信号而言，级传端cs(n)信号负载极小，因此虽然输出端g(n)信号有所失真，但是级传端cs(n)信号的输出波形基本没有失真，将级传端cs(n)信号替代输出端g(n)信号作为下一级goa单元的级传信号，不会影响下一级goa单元的第一节点qb和上拉节点qa的充电，提高了goa电路级联的稳定性。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为现有的一种goa电路图；

图2为现有的一种goa电路的理想时序图；

图3为现有的一种goa电路的仿真时序图；

图4为本发明实施例的goa电路图；

图5为本发明实施例的goa电路的理想时序图；

图6为本发明实施例的goa电路的仿真时序图；

图7为现有的goa电路和本发明实施例的goa电路中上拉节点qa的仿真对比图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参考图4，图4为本发明实施例的goa电路图，该goa电路包括级联的多级goa单元，每一级goa单元包括：正反扫描模块100、复位模块200、上拉模块300、下拉模块400、稳压模块500、防漏电模块500、稳压模块600和信号控制模块700。

其中，正反扫描模块100包括第一晶体管t1和第二晶体管t2，第一晶体管t1的栅极接入上级goa单元的级传端cs(n-1)，源极接入正向扫描信号u2d，漏极电性连接第一节点qb；第二晶体管t2的栅极接入下级goa单元的级传端cs(n+1)，源极接入反向扫描信号d2u，漏极电性连接第一节点qb。

复位模块200包括第七晶体管t7，第七晶体管t7的栅极和源极均接入复位信号reset，漏极电性连接第二节点p。

上拉模块300包括第三晶体管t3和第十晶体管t10，第三晶体管t3和第十晶体管t10的栅极均电性连接上拉节点qa，第三晶体管t3和第十晶体管t10的源极均接入第n条时钟信号ck(n)，第三晶体管t3的漏极电性连接输出端g(n)，第十晶体管t10的漏极电性连接级传端cs(n)。

下拉模块400包括第四晶体管t4、第十一晶体管t11和第九晶体管t9，第四晶体管t4、第十一晶体管t11和第九晶体管t9的栅极均电性连接第二节点p，第四晶体管t4、第十一晶体管t11和第九晶体管t9的源极均接入第一电位，第四晶体管t4的漏极电性连接输出端g(n)，第十一晶体管t11的漏极电性连接级传端cs(n)，第九晶体管t9的漏极电性连接第一节点qb。

防漏电模块500包括第十二晶体管t12，第十二晶体管t12的栅极接入第二电位，源极电性连接第一节点qb，漏极电性连接上拉节点qa。

稳压模块600包括第一电容c1和第二电容c2，第一电容c1的一端电性连接第一节点qb，另一端接入第一电位；第二电容c2的一端电性连接第二节点p，另一端接入第一电位。

信号控制模块700包括第五晶体管t5和第六晶体管t6，第五晶体管t5的栅极电性连接第一节点qb，源极接入第一电位，漏极电性连接第二节点p；第六晶体管t6的栅极接入第n+1条时钟信号ck(n+1)，源极接入第二电位，漏极电性连接第二节点p。

该goa电路的工作过程先后具有复位阶段和正常显示阶段。

在复位阶段，复位信号reset提供单个第二电位的脉冲信号控制第七晶体管t7打开并使第二节点p为第二电位，第二节点p控制第四晶体管t4、第十一晶体管t11和第十晶体管t10打开使输出端g(n)、级传端cs(n)和第一节点qb和上拉节点qa为第一电位。

正常显示阶段包括预充子阶段t1、输出子阶段t2和下拉子阶段t3。

在预充子阶段t1，上级goa单元的级传端cs(n-1)或下级goa单元的级传端cs(n+1)提供第二电平使第一晶体管t1或第二晶体管t2打开，以使第一节点qb和上拉节点qa转换为第二电位且第一电容c1被充电，同时使第三晶体管t3、第十晶体管t10和第五晶体管t5打开；第五晶体管t5打开使第二节点p转换为第一电位，以使第四晶体管t4、第十一晶体管t11和第九晶体管t9关闭。

在输出子阶段t2，上级goa单元的级传端cs(n-1)或下级goa单元的级传端cs(n+1)提供第一电位使第一晶体管t1或第二晶体管t2关闭，第一晶体管t1或第二晶体管t2关闭、第三晶体管t3打开使第一节点qb保持为第二电位，上拉节点qa由第二电位转换至自举电位，其中，第一电容c1能让第一节点qb更加稳定；同时，所述第n条时钟信号ck(n)提供所述第二电位，并通过第三晶体管t3输出为输出端g(n)信号，通过第十晶体管t10输出为级传端cs(n)信号。

在下拉子阶段t3，上级goa单元的级传端cs(n-1)或下级goa单元的级传端cs(n+1)提供第二电位使第一晶体管t1或第二晶体管t2打开，正向扫描信号u2d或反向扫描信号d2u向第一节点qb和上拉节点qa提供第一电位，且第n+1条时钟信号ck(n+1)使第六晶体管t6打开以使第二节点p转换为第二电位且第二电容c2被充电，第二节点p使第四晶体管t4、第十一晶体管t11和第九晶体管t9打开使输出端g(n)、级传端cs(n)、第一节点qb和上拉节点qa转换为第一电位。

之后，第一电容c1使第一节点qb和上拉节点qa维持第一电位以使第三晶体管t3保持关闭，第二电容c2使第二节点p维持第二电位以使第四晶体管t4保持打开，输出端g(n)和级传端cs(n)保持第一电位。

需要说明的是，正向扫描信号u2d和反向扫描信号d2u中的一个信号为高电位且另一个信号为低电位；正向扫描时上级goa单元的级传端cs(n-1)控制第一晶体管t1打开，首级goa单元的第一晶体管t1的栅极接入起始信号stv(图5和图6中未示出)；反向扫描时下级goa单元的级传端cs(n+1)控制第二晶体管t2打开，末级goa单元的第二晶体管t2的栅极接入起始信号stv。

图5为本发明实施例的goa电路的理想时序图，图6为本发明实施例的goa电路的仿真时序图，图5和图6对应的是goa电路中的各个晶体管均为n型薄膜晶体管，第一电位为恒压低电位vgl，第二电位为恒压高电位vgh的情况。

正向扫描时正向扫描信号u2d为恒压高电位vgh且反向扫描信号d2u为恒压低电位vgl，反向扫描时正向扫描信号u2d为恒压低电位vgl且反向扫描信号d2u为恒压高电位vgh(图5和图6中未示出)，本发明实施例以正向扫描为例。

结合图4、图5和图6，该goa电路工作流程包括复位阶段和正常显示阶段，具体如下所述。

在复位阶段，复位信号reset早于其他控制信号提供单个高电位的脉冲信号控制第七晶体管t7打开，从而使第二节点p为高电位，第二节点p控制第四晶体管t4、第十一晶体管t11和第十晶体管t10打开，从而将输出端g(n)、级传端cs(n)和第一节点qb和上拉节点qa预拉低，使输出端g(n)和级传端cs(n)的初始电位为恒压低电位vgl。之后复位信号reset置低，第七晶体管t7关闭，等待正常显示阶段的到来。

正常显示阶段先后还包括预充子阶段t1、输出子阶段t2和下拉子阶段t3。

在预充子阶段t1：正向扫描时上级goa单元的级传端cs(n-1)提供高电平将第一晶体管t1打开，使第一节点qb和上拉节点qa被拉高到恒压高电位vgh，此时第一电容c1被充电，同时第三晶体管t3、第十晶体管t10和第五晶体管t5打开；第五晶体管t5使第二节点p被拉低到恒压低电位vhl，从而使所述第四晶体管t4、所述第十一晶体管t11和所述第九晶体管t9关闭。

在输出子阶段t2，第n条时钟信号ckn为高电位，第三晶体管t3将第n条时钟信号ck(n)输出为输出端g(n)信号，第十晶体管t10将第n条时钟信号ck(n)输出为级传端cs(n)信号。此时，上级goa单元的级传端cs(n-1)和下级goa单元的级传端cs(n+1)均为低电位，第一晶体管t1和第二晶体管t2均关闭，而第三晶体管t3打开，第一节点qb和上拉节点qa没有泄电路径因此仍然保持高电位，并且，由于第三晶体管t3和第十晶体管t10存在寄生电容，且输出端g(n)信号和级传端cs(n)信号为高电位，上拉节点qa因自举作用被拉得更高，由恒压高电位vgh升高到更高的自举电位。

需要说明的是，为了防止上拉节点qa在被自举为高电位时上拉节点qa的高电位被反灌到第一节点qb，因此在第一节点qb和上拉节点qa之间设置防漏电模块500，防漏电模块500包括第十二晶体管t12，第十二晶体管t12的栅极接入恒压高电位vgh，使第十二晶体管t12保持打开状态，第一节点qb为恒压高电位vgh时，第十二晶体管t12相当于由第一节点qb向上拉节点qa方向导通的二极管，防止当上拉节点qa的高电位高于第一节点qb的高电位时，上拉节点的电位反灌到第一节点qb，从而维持上拉节点qa自举的高电位。

在下拉子阶段t3，下级goa单元的级传端cs(n+1)提供高电位使第一晶体管t1或第二晶体管t2打开，反向扫描信号d2u向第一节点qb和上拉节点qa提供低电位，且第n+1条时钟信号ck(n+1)提供高电位使第六晶体管t6打开以使第二节点p拉高为恒压高电位vgh，此时，第二电容c2被充电，第二节点p使第四晶体管t4、第十一晶体管t11和第九晶体管t9打开，从而使输出端g(n)、级传端cs(n)、第一节点qb和上拉节点qa被拉低为恒压低电位vgl。

之后，第一电容c1使第一节点qb和上拉节点qa维持恒压低电位vgl以使第三晶体管t3保持关闭，第二电容c2使第二节点p维持恒压高电位vgh以使第四晶体管t4保持打开，输出端g(n)和级传端cs(n)保持恒压低电位vgl。

本发明实施例提供的goa电路，在每一级goa单元的上拉模块中增加第十晶体管t10、下拉模块中增加第十一晶体管t11，并将第十晶体管t1的漏极和第十一晶体管的漏极t11均与级传端cs(n)电性连接，由于相对于输出端g(n)信号而言，级传端cs(n)信号负载极小，因此从图6看出，虽然输出端g(n)信号有所失真，但是级传端cs(n)信号的输出波形基本没有失真，因此将级传端cs(n)信号替代输出端g(n)信号作为下一级goa单元的级传信号，不会影响下一级goa单元的第一节点qb和上拉节点qa的充电，提高了级联的稳定性。

例如，将两级goa单元级联后，后一级goa单元的上拉节点qa在预充子阶段t1和输出子阶段t2的原输出波形(图3中上拉节点qa的波形)和现输出波形(图6中上拉节点qa的波形)进行对比得到图7，即图7为现有的goa电路和本发明实施例的goa电路中上拉节点qa的仿真对比图，其中两个虚线圆圈中，虚曲线为上拉节点qa的原输出波形，实曲线为上拉节点qa的现输出波形。

从图7中可以看出，上拉节点qa在预充子阶段t1和输出子阶段t2的现输出波形的幅值都比原输出波形高，因此本发明实施例提供的goa电路能使goa单元的第一节点qb和上拉节点qa充电更充分，失真更小，提高了级联的稳定性。

参考图4，该goa电路还包括输出控制模块800，输出控制模块800包括第八晶体管t8，第八晶体管t8的栅极接入全局控制信号gas，源极接入第一电位，漏极电性连接输出端g(n)。

进一步地，goa电路在正常显示阶段之后还包括触控扫描阶段；在触控扫描阶段，全局控制信号gas控制所有级goa单元的输出端g(n)转换为第一电位，此即为allgateoff功能，该功能是为了在触控扫描阶段到来时关闭所有级goa单元的输出端g(n)信号暂停级联，以防止扫描驱动信号和触控信号之间产生干扰。

可以理解的是，若goa电路中的各个晶体管均为n型薄膜晶体管，即第八晶体管t8为n型薄膜晶体管，则全局控制信号gas在复位阶段和正常显示阶段均为低电位，在触控扫描阶段为高电位。

需要说明的是，在复位阶段和正常显示阶段，各条时钟信号均为周期性脉冲信号；在触控扫描阶段，各条时钟信号均为与触控扫描信号频率同步的脉冲信号。

还需要说明的是，goa电路包括第一条时钟信号ck1和第二条时钟信号ck2；当第n条时钟信号ck(n)为第一条时钟信号ck1时，第n+1条时钟信号ck(n+1)为ck2；在复位阶段和正常显示阶段，第一条时钟信号ck1和第二条时钟信号ck2的周期相同，前一条时钟信号的脉冲信号结束的同时后一条时钟信号的脉冲信号产生。

本发明实施例还提供一种显示面板，该显示面板包括如上所述的goa电路，该显示面板具有与前述实施例提供的goa电路相同的结构和有益效果。由于前述实施例已经对该goa电路的结构和有益效果进行了详细的描述，此处不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。