专利名称：用于多域液晶显示器的薄膜晶体管面板的制作方法
技术领域：
本发明涉及一种液晶显示器，尤其涉及一种垂直配向的液晶显示器，其具有包含多个域以拓宽视角的像素区。
背景技术：
典型的液晶显示器(LCD)包括一带有公共电极和滤色器阵列的上面板(upper panel)，带有多个薄膜晶体管(TFT)和多个像素电极的下面板(lowerpanel)以及位于两者之间的液晶层。在像素电极和公共电极上施加电压，其间的电势差产生电场。电场的变化改变液晶层中液晶分子的取向，进而改变通过液晶层的光透射率。因此，LCD显示器通过调整像素电极和公共电极之间的电势差显示预期图像。
LCD的一个主要缺陷在于视角狭窄，目前，已经开发了几项提高其视角的技术。在这些技术当中，在彼此相对的像素电极和公共电极上提供多个切口(cutout)或多个凸起，连同液晶分子相对上下面板垂直取向的技术具有很好的前景。
在像素电极和公共电极上同时提供的切口通过产生散射场调整液晶分子的倾斜方向，从而提供宽视角。
在像素电极和公共电极上同时提供的凸起扭曲磁场，从而调整液晶分子的倾斜方向。
还可以通过在下面板的像素电极上提供切口在上面板上的公共电极上提供凸起的方法，获得用于调整液晶分子的倾斜方向，以形成多个域的散射场。
在这些拓宽视角的技术当中，提供切口具有这样的问题需要用于对公共电极进行构图的额外掩模，需要防止滤色器的色素对液晶材料造成影响的保护层，以及在已构图电极的边缘附近产生严重的错向。提供凸起也面临问题由于需要额外步骤来形成凸起或者需要对加工步骤进行修改，所以制造方法复杂。而且由于凸起和切口的存在，降低了开口率。
发明内容
本发明的一个动机在于提供一种能够通过简单工艺制造，并且能够形成稳定的多域(multi-domain)的液晶显示器。
本发明的另一个动机在于优化切口和方向控制电极的排列，以获得稳定的多域。
提供了一种薄膜晶体管阵列板，其包括一绝缘基板；形成在所述绝缘基板上的多个第一信号线；形成于所述绝缘基板上，并以绝缘的方式与第一线路交叉的多个第二信号线；在由第一信号线和第二信号线交叉界定的像素区域内形成的像素电极，其包括由切口分隔的多个子区域，以及多个连接子区域的桥接件；以及在所述子区域内形成的方向控制电极，其包括至少覆盖切口之一的部分，其中，每个子区域的两个长边彼此平行，而且，覆盖方向控制电极的一部分的切口中的至少一个界定了子区域的两个最长边之一。
优选地，所述薄膜晶体管阵列板进一步包括以绝缘的方式与第二信号线交叉的第三信号线，其包括至少覆盖未与方向控制电极交叠的切口中的另一个的部分。第三信号线可以包括一对位于相邻的两个第一信号线之间的一对部分，其具有反演对称性(inversion symmetry)，而且，第三信号线位于相邻的两个第一信号线之间的一对部分可以通过连接器相互连接。
优选地，所述薄膜晶体管阵列板进一步包括连接至所述第一信号线中的相关一个，所述第二信号线中的相关一个以及所述像素电极的第一薄膜晶体管；连接至所述第一信号线中的前一个，所述第二信号线中的前一个以及所述方向控制电极的第二薄膜晶体管；以及连接至前一第一信号线，相关第二信号线和像素电极的第三薄膜晶体管。
优选地，至少一个桥接件位于子区域长边的中央附近，其他桥接件位于位置接近第二信号线附近的像素电极的边上。桥接件优选位于位置接近第二信号线的像素电极的边上。优选对至少一个子区域刻槽(chamfered)。
所述切口优选包括将像素电极分成上下两半的横向切口和多个相对于横向切口具有反演对称性的倾斜切口。
倾斜切口可以包括第一切口，其由像素电极的一边开始向像素电极的另一边延伸，以界定位于第一切口的末端与像素电极的另一边之间的桥接件中的一个；第二切口，其由像素电极的一边出发延伸至像素电极当中；第三切口，其由横向切口开始延伸至像素电极当中，第二和第三切口沿直线延伸，以界定位于第二切口和第三切口之间的一个桥接件；以及一对第四切口，其由像素电极的边开始沿直线延伸至像素电极当中，以界定位于两个第四切口之间的一个桥接件。
做为选择，倾斜切口包括第一切口，其由像素电极的一边开始向像素电极的另一边延伸，以界定位于第一切口的末端与像素电极的另一边之间的桥接件中的一个；和第二切口，其弯曲以界定一个子区域的一个长边和一个短边。
做为选择，倾斜切口包括第一切口，其由像素电极的一边开始向像素电极的另一边延伸，以界定位于第一切口的末端与像素电极的另一边之间的桥接件中的一个；第二切口，其由像素电极的一边开始向横向切口延伸，以界定位于横向切口和第二切口的末端之间的一个桥接件；以及一对第三切口，其由像素电极的边开始沿直线延伸至像素电极当中，以界定位于第四切口之间的一个桥接件。第二和第三切口可以具有比第二和第三切口的末端更宽的入口。
做为选择，倾斜切口包括第一切口，其由像素电极的一边开始向像素电极的另一边延伸，以界定位于第一切口的末端与像素电极的另一边之间的桥接件中的一个；第二切口，其由像素电极的一边开始向横向切口延伸，以界定位于横向切口和第二切口的末端之间的一个桥接件；以及第三切口，其弯曲以界定一个子区域的长边和短边。
图1是根据本发明的实施例的LCD的等效电路图；图2A是根据本发明的第一实施例的LCD的TFT阵列板的布局图；图2B和2C分别是沿图2A中所示的TFT阵列板的IIB-IIB′和IIC-IIC′线获得的剖面图；图3A到图3D是根据本发明的第一实施例的LCD的TFT阵列板的剖面图，用于按顺序说明其制造方法；图4是根据本发明的第二实施例的LCD的TFT阵列板的布局图；图5是沿图4中所示的TFT阵列板的V-V′和V′-V″线获得的剖面图；图6A到图11B是根据本发明的第二实施例的LCD的TFT阵列板的布局图和剖面图，用于按顺序说明其制造方法；图12是根据本发明的第一和第二实施例的LCD的TFT阵列板的示意图；图13是根据本发明的第三实施例的LCD的等效电路图；图14是根据本发明的第三实施例的LCD的布局图；图15是沿图14中所示的LCD的XV-XV′线获得的剖面图；图16是图沿14中所示的LCD的XVI-XVI′线获得的剖面图；图17是沿图14中所示的LCD的XVII-XVII′线和XVII′-XVII″线获得的剖面图；以及图18至30是用于根据本发明的第四到第十六实施例的LCD的TFT阵列板的布局图。
具体实施例方式
在下文中，将参照附图对本发明进行更加详细的说明，在附图中将示出本发明的优选实施例。但是，可以以不同的形式体现本发明，而不应推断本发明仅限于文中所述实施例。
在附图中，为了清晰起见，夸大了层和区域的厚度。类似的数字自始至终指代类似的元件。应当理解的是在称层、区域或基板位于另一元件上时，其可能直接位于另一元件上，也可能存在中间元件。相反，在称一元件直接位于另一元件上时，不存在中间元件。
下面将参照附图对根据本发明的多域液晶显示器进行详细说明。
图1是根据本发明的实施例的LCD的等效电路图。
根据本发明的实施例的LCD包括一TFT阵列板，与所述TFT阵列板相对的滤色器阵列板，以及插入到两者之间的液晶层。TFT阵列板带有多个由相互交叉而界定了多个像素区域的栅极线和数据线，以及多个平行于栅极线延伸的存储电极线。栅极线传输扫描信号，数据线传输图像信号。在存储电极线上施加公共电压Vcom。每个像素区域带有一用于像素电极的像素TFT和一用于方向控制电极(DCE)的方向控制电极TFT(DCE TFT)。像素TFT包括连接至栅极线中的一个的栅电极，连接至数据线中的一个的源电极和连接至多个像素电极中的一个的漏电极；而DCE TFT则包括连接至前一栅极线的栅电极，连接至存储电极线中的一个的源电极和连接至多个方向控制电极中的一个的漏电极。
DCE和像素电极电容性耦合(capacitively coupled)，其间的电容器或电容由CDP表示。在滤色器阵列板上提供的像素电极和公共电极形成一液晶电容器，用CLC表示这一液晶电容器或其电容。连接至存储电极线中的一个的像素电极和存储电极形成一存储电容器，用CST表示这一存储电容器或其电容。
尽管未在电路图中示出，但是根据本发明的实施例的像素电极具有与DCE交叠的切口，从而使由DCE产生的电场从该切口流出。从该切口流出的电场使液晶分子具有预倾斜角。在施加由像素电极产生的电场时，预倾斜的液晶分子在不偏离预定方向的情况下迅速对齐。
为了通过由DCE产生的电场获得预倾斜的液晶分子，DCE相对于公共电极的电势(下文简称“DCE电压”)要比像素电极相对于公共电极的电势(下文简称“像素电压”)大一预定值。根据本发明的实施例的LCD通过在将加到存储电极线的电势加到DCE上之后隔离DCE的方法，很容易满足这一要求。现在来说明理由。
考虑用正电势刷新具有负电势的指定像素电极。在前一栅极线上施加栅极开启(gate-on)信号开启DCE TFT，以便使DCE的电势高于像素电极。这改变了与DCE电容性耦合的像素电极的电势。在这种情况下，DCE和像素电极之间的电容器CDP以及像素电极和公共电极之间的电容器CLC串联。由于像素电极具有负电势，所以其电势低于DCE电势，即，在对串联的电容器CDP和CLC充电时，VDCE＞VP。当充电之后关闭DCE TFT时，DCE浮置。因此，不管像素电极的电势怎样改变，DCE的电势总是大于像素电极的电势。例如，当像素TFT开启，像素电极的电势增长至正值时，DCE的电势跟随像素电极的电势增长，以保持DCE和像素电极之间的电势差。
从电路的角度对此加以说明。
在电路中电容器两端的电压由下述公式表示VC=V0+1C∫0tid(t)----(1)]]>浮置电极相当于一连接至电阻无穷大(R＝∞)的电阻器的电极。因此，i＝0，并且VC＝V0，也就是说保持了电容器两端的初始电压。换句话说，浮置电极的电势随着另一个电极的电势耦合地增加或减少。
反之，在用负电势刷新时，DCE的电势总是比像素电极的电势低一预定值。
根据本发明的一实施例，将DCE TFT连接至存储电极线，从而将公共电压加到DCE上。因此，两个电极的电势增大或减少，以具有大体相同的极性，而不管在下一帧中加到像素电极上的电势的极性如何。因此，在本发明中应用了诸如线反演和点反演的任何反演类型。
为了获得相同的灰色(gray)，不管前一帧和下一帧的灰色如何，DCE和像素电极之间的电势差不发生变化，从而确保图像质量的稳定性。
DCE TFT从数据线上断开防止数据线负载增加。
现在，参照图2A到图2C，对本发明的具体实施例进行说明。
图2A是根据本发明的实施例的LCD的布局图，图2B和2C是图2A中所示的LCD沿线IIB-IIB′得到的剖面图。
根据本发明的第一实施例的LCD包括下面板，与下面板相对的上面板，以及插入到下面板和上面板之间垂直配向的液晶层。
现在，将对下面板进行更为详细的说明。
在绝缘基板110上形成了多个栅极线121，在栅极线121上形成了多个数据线171。栅极线121和数据线171彼此绝缘，相互交叉，从而界定了多个像素区域。
每个像素区域带有一像素TFT，一DCE TFT，一DCE和一像素电极。像素TFT具有三个端子，即第一栅电极123a，第一源电极173a和第一漏电极175a，DCE TFT也具有三个端子，即第二栅电极123b，第二源电极173b和第二漏电极175b。提供像素TFT的目的在于切换传输至像素电极190的信号，而提供DCE TFT的目的在于切换进入DCE 178的信号。像素TFT的栅电极123a、源电极173a和漏电极175a分别连接至栅极线121中的相应一个，数据线171中的一个和像素电极190。DCE TFT的栅电极123b、源电极173b和漏电极175b分别连接至栅极线121中的前一个，存储电极线131中的相应一个和DCE 178。向DCE 178施加用于控制液晶分子的预倾斜的方向控制电压，从而在DCE 178和公共电极270之间生成方向控制电场。DCE 178是在形成数据线171的步骤中形成的。
下面将对下面板的分层构造进行详细说明。
大体沿横向延伸的栅极线121形成于绝缘基板110上，将多个第一和第二栅电极123a和123b连接至栅极线121。多个存储电极线131和多组第一至第四存储电极133a-133b也形成于绝缘基板110上。存储电极线131大体沿横向延伸，第一和第二存储电极133a和133b沿纵向从存储电极线131伸出。第三和第四存储电极133c和133d沿横向延伸，并且连接第一存储电极133a和第二存储电极133b。
栅极线路121，123a和123b，以及存储电极线路131和133a-133d优选由Al、Cr或其合金，Mo或Mo合金构成。如果必要的话，栅极线路121、123a和123b以及存储电极线路131、133a-133d包括优选由具有优越的物理和化学特性的Cr或Mo合金构成的第一层；优选由具有低电阻的Al或Ag合金构成的第二层。
栅极绝缘层140形成于栅极线路121，123a和123b，以及存储电极线路131和133a-133d上。
优选由非晶硅构成的半导体层151、154a、154b和155形成于栅极绝缘层140上。半导体层151、154a、154b和155包括多个形成TFT沟道的第一和第二沟道半导体154a和154b，多个位于数据线171之下的数据线半导体151，多个位于DCE 178与存储电极133c和133d的交点附近，用于确保两者之间绝缘的交叉半导体155。
优选由硅化物或重掺杂了n型杂质的n+氢化非晶硅构成的欧姆接触层161、163a、163b、165a和165b形成于半导体层151、154a、154b和155之上。
数据线171、173a、173b、175a和175b形成于欧姆接触层161、163a、163b、165a和165b，以及栅极绝缘层140上。数据线路171、173a、173b、175a和175b包括沿纵向延伸，并与栅极线121交叉，以形成多个像素的多个数据线171；从数据线171中分出、延伸至欧姆接触层的部分163a上的多个第一源电极173a；位于欧姆接触层的部分165a上的多个第一漏电极175a，其位于相对于第一栅电极123a与第一源电极173a相对的位置，并且与第一源电极173a分离；位于相对于第二栅电极123b彼此相对的相应部分163b和165b上的多个第二源电极173b和多个第二漏电极175b；以及多个数据焊盘(未示出)，其连接至数据线171的一端，以便从外部设备接收图像信号。
在由栅极线121和数据线171的交叉界定的像素区域中形成了多个DCE178。每个DCE 178包括多个X型金属片，其彼此连接，并连接至第二漏电极175b。数据线路171、173a、173b、175a和175b，以及DCE 178优选由Al、Cr或其合金，Mo或Mo合金构成。如果必要的话，数据线路171，173a、173b、175a和175b，以及DCE 178包括优选由具有优越的物理和化学特性的Cr或Mo合金构成的第一层；优选由具有低电阻的Al或Ag合金构成的第二层。
优选由氮化硅或有机物绝缘体构成的钝化层180形成于数据线路171、173a、173b、175a和175b上。
钝化层180带有多个暴露第一漏电极175a的接触孔181；延伸至栅极绝缘层140，并暴露存储电极线131的多个接触孔182；暴露第二源电极173b的多个接触孔183；暴露数据焊盘的多个接触孔(未示出)；以及延伸至栅极绝缘层140，并暴露栅极焊盘的多个接触孔(未示出)。暴露这些焊盘的接触孔可以具有多种形状，例如多边形或圆形。接触孔的面积优选大于或等于0.5mm×15μm，并且不大于2mm×60μm。
在钝化层180上形成多个像素电极190。每个像素电极190通过接触孔181连接至第一漏电极175a，并且具有多个X型切口191和多个线状切口192。X型切口191与DCE 178的X型部分交叠，而线状切口192与第三和第四存储电极133c和133d交叠。DCE 178广泛地与切口191的外围及切口191自身交叠，从而连同像素电极190一起形成存储电容。
通过接触孔182和183连接存储电极线131和第二源电极173b的多个桥接件92也形成于钝化层上。此外，在钝化层180上形成了多个辅助栅极焊盘(未示出)和多个辅助数据焊盘(未示出)。辅助栅极焊盘和辅助数据焊盘通过接触孔连接至栅极焊盘和数据焊盘。像素电极190、桥接件92、辅助栅极焊盘和辅助数据焊盘优选由氧化铟锌(IZO)构成。做为选择，像素电极190、桥接件92和辅助焊盘优选由氧化铟锡(ITO)构成。
概括来讲，每一像素电极190具有多个切口191和192，用于将像素区域划分成多个域，第一切口191与DCE 178交叠，而第二切口192则与存储电极133c和133d交叠。对准DCE 178和第一切口191，从而在正视图中看到通过第一切口191暴露出来的DCE 178。存储电极线131和DCE 178是通过DCE TFT连接，而数据线171和像素电极190则通过像素TFT连接，像素电极190和DCE 178对准，以形成存储电容。
根据本发明的另一实施例，DCE 178包括与栅极线路121、123a和123b大体相同的层。可以去除位于DCE 178上的钝化层180的部分，以形成多个开口。
将不对上基板做详细说明。
在优选由诸如玻璃的透明绝缘材料构成的上基板210上形成用于防止漏光的黑底(black matrix)220；多个红色、绿色和蓝色滤色器230；以及优选由诸如ITO或IZO的透明导体构成的公共电极270。
对包含在液晶层3中的液晶分子如此配向，使得在不存在电场时，其导轴(director)垂直于下和上基板110和210。液晶层3具有负介电各向异性。
对下基板110和上基板210如此对准，使得像素电极190恰好与滤色器230相匹配，并与之交叠。以这种方法，通过切口191和192将像素区域划分成多个域。DCE 178使每个域中液晶层3的配向稳定。
这一实施例对具有负介电各向异性和相对于基板110和210垂直配向的液晶层3进行了举例说明。但是，液晶层3可以具有正介电各向异性和相对于基板110和210的水平配向。
下面将对制造具有上述结构的LCD的TFT阵列板的方法进行说明。
图3A到图3D是根据本发明的第一实施例的LCD的TFT阵列板的剖面图，用于按顺序说明其制造方法。
首先，如图3A所示，通过溅射淀积优选由金属构成的导电层，并通过第一光刻步骤，采用掩模对其进行干法蚀刻或湿法蚀刻，从而在基板110上形成栅极线路和存储电极线。栅极线路包括多个栅极线121，多个栅极焊盘(未示出)和多个栅电极123；存储线路包括多个存储电极线131和多个存储电极133a-133d。
如图3B所示，通过化学气相淀积(CVD)依次淀积厚度为1500-5000的栅极绝缘层140，厚度为500-2000的氢化非晶硅层，和厚度为300-600的掺杂非晶硅层。通过光刻步骤，采用掩模对掺杂非晶硅层和非晶硅层进行构图，从而形成欧姆接触层160a、160b和161，以及非晶硅层151、154a和154b。
此后，如图3C所示，通过溅射淀积优选由金属构成的，厚度为1500-3000的导电层，并采用掩模，通过光刻步骤对其进行构图，以形成数据线路和多个DCE 178。数据线路包括多个数据线171，多个源电极173a和173b，多个漏电极175a和175b，以及多个数据焊盘(未示出)。
之后，去除未受源电极173a和173b以及漏电极175a和175b覆盖的欧姆接触层160a和160b的部分，从而形成包括多个隔离部分的欧姆接触层163a、163b、165a和165b，并暴露位于源电极173a和173b，以及漏电极175a和175b之间的半导体层151的部分。
如图3D所示，通过涂覆具有低介电常数和良好的平面化特性的有机绝缘材料的方法，或通过对诸如SiOF或SiOC的，介电常数小于等于4.0的低介电常数绝缘材料进行CVD(化学汽相淀积)的方法形成钝化层180。通过光刻步骤，采用掩模对钝化层180连同栅极绝缘层140构图，以形成多个接触孔181、182和183。
最后，如图2A所示，淀积厚度为1500-500的ITO层或IZO层，并采用掩模对其进行光刻，以形成多个像素电极190，多个连接桥接件92，多个辅助栅极焊盘(未示出)和多个辅助数据焊盘(未示出)。
如上所述，在采用五个掩模的制造方法中采用了这项技术。但是，可以对这项技术进行充分调整，使其适于采用四个掩模制造LCD的TFT阵列板的方法。这里将参照附图对其予以详细说明。
图4是根据本发明的第二实施例的LCD的TFT阵列板的布局图，图5是图4中所示的TFT阵列板沿线V-V′和V′-V″获得的剖面图。
采用四个掩模制造根据本发明的第二实施例的LCD的TFT阵列板，与采用五个掩模制造TFT阵列板相比，具有一个特点，现在将对这一特点进行说明。
形成于多个DCE 178，包括多个数据线171、多个源电极173a和173b、多个漏电极175a和175b以及多个数据焊盘179的数据线路之下的欧姆接触层161、163a、163b、165a和165b具有大体与数据线路171、173a、173b、175a、175b和179，以及DCE 178相同的形状。除了位于源电极173a和173b以及漏电极175a和175b之间的沟道部分是连接的以外，非晶硅层151、154a、154b和158具有大体与数据线路和DCE 178相同的外形。其余结构大体与通过5掩模工艺制造的TFT阵列板相同。
图4对栅极焊盘125、存储焊盘135和数据焊盘179，以及辅助栅极焊盘95、辅助存储焊盘99和辅助数据焊盘97进行了说明。
现在将对制造TFT阵列板的方法进行说明。
图6A至11B是用于LCD的TFT阵列板的布局图和剖面图，用于按顺序对其制造方法予以说明。
首先，如图6A和6B所示，淀积Al、Ag、其合金或类似材料，并对其进行光刻处理，以形成包括多个栅极线121、多个栅极焊盘125、多个栅电极123和存储电极线路131和133a-133d的栅极线路。(第一掩模)如图7所示，通过CVD，按顺序淀积厚度为1500-5000的氮化硅栅极绝缘层140，厚度为500-2000的非晶硅层150和厚度为300-600的接触层160。通过优选为溅射的方法淀积优选由Al、Ag或其合金构成的导电层170，并在其上涂覆厚度为1-2微米的光刻胶膜PR。
此后，通过掩模对感光胶膜PR曝光，并对其显影，以形成如图8A和8B所示的光刻胶图案。
位于布置在源电极173a或173b和漏电极175a或175b之间的TFT的沟道区域C上的光刻胶图案PR的每个部分厚于位于形成数据线路的数据区域A上的光刻胶图案PR的每个部分。去除位于其余区域B上的光刻胶膜PR的所有部分。这里，根据下文中将予以说明的后续蚀刻步骤的工艺条件来调整位于沟道区域C上的光刻胶图案PR与位于数据区域A上的光刻胶图案PR的厚度之比，优选地，前者地厚度小于等于后者厚度地一半，例如，小于等于4000。(第二掩模)通过几项技术获得厚度随位置变化的光刻胶图案。在掩模上提供狭缝(slit)图案、栅格型图案或半透膜，以调整区域C中的透光率。
在采用狭缝图案时，优选地，狭缝的宽度和狭缝之间的距离小于用于进行光刻处理的曝光器(exposer)的分辨率。在采用半透膜的情况下，可以采用具有不同透射率或不同厚度的薄膜调整掩模的透射率。
在通过这样的掩模对光刻胶膜曝光时，直接曝光的一部分聚合物几乎被彻底分解，而通过狭缝图案或半透膜曝光的聚合物部分由于光的照射量小不会被彻底分解。由在掩模上提供的挡光膜遮挡的一部分光刻胶膜聚合物很难被分解。在对光刻胶膜显影后，未被分解的含有聚合物的部分保留了下来。这时，曝光量较少的部分的厚度薄于未经曝光的部分的厚度。由于曝光时间太长会分解所有的分子，因此有必要调整曝光时间。
采用回流的方法可以获得薄厚度的光刻胶膜。也就是说，由可回流材料构成光刻胶膜，并通过具有不透明和透明部分的普通掩模曝光。之后对光刻胶膜显影，并对其进行回流处理，从而使光刻胶膜的部分流到没有光刻胶的区域，从而形成薄的部分。
接下来，蚀刻光刻胶图案PR和包括导电层170、接触层160和半导体层150在内的底层，从而在数据区域A上保留数据线路和位于其下的层，在沟道区域C上只保留半导体层，去除170、160和150所有三层，以暴露位于其余区域B上的栅极绝缘层140。
首先，如图9所示去除导电层170位于位于其他区域B上的暴露部分，以暴露其下的部分接触层160。在导电层170容易蚀刻，光刻胶图案很难蚀刻的情况下，在这一步骤中有选择地采用并优选执行了干法和湿法蚀刻。但是，由于很难确认上述干法蚀刻条件，所以可以在同时蚀刻光刻胶图案PR和导电层170的情况下执行干法蚀刻。在这种条件下，位于沟道区域C上的采用干法蚀刻的光刻胶图案PR的部分优选具有比采用湿法蚀刻的部分厚，以防止去除位于沟道区域C上的光刻胶图案PR，而暴露位于下层的导电层170的部分。
结果，如图9所示，只保留了位于沟道区域C和数据区域A上的导电层170的部分171、170a和170b，去除了位于其他区域B的导电层170的部分，从而暴露了位于下层的接触层160的部分。这里，除了源电极173a、173b与漏电极175a、175b不是彼此断开而是相互连接外，数据线路导体171、170a和170b具有大体与数据线路171、173a、173b、175a、175b和179相同的平面形状。在采用干法蚀刻时，将光刻胶图案PR的厚度减小至一定程度。
接下来，如图9所示，通过干法蚀刻去除位于区域B上的接触层160的暴露部分和位于下层的非晶硅层150的部分，以及位于沟道区域C上的光刻胶图案PR的部分。在光刻胶图案PR、接触层160和半导体层150容易蚀刻，栅极绝缘层140很难蚀刻的情况下，进行蚀刻。(注意中间层和半导体层之间的蚀刻选择性几乎为零。)特别是，优选地，光刻胶图案PR和半导体层150之间的蚀刻速率几乎相等。例如，采用SF6和HCl的气体混合物或SF6和O2的气体混合物，可以使光刻胶图案PR和半导体层150的蚀刻厚度几乎相同。当光刻胶图案PR和半导体图案150的蚀刻速率相同时，位于沟道区域C上的光刻胶图案PR的初始厚度小于或等于半导体层150和接触层160的厚度之和。
因此，如图10所示，去除光刻胶图案PR位于沟道区域C上的部分，以暴露下层的源极/漏极(S/D)导体170a和170b的部分，并去除接触层160和半导体层150位于其他区域B上的部分，以暴露栅极绝缘层140位于下层的部分。与此同时，还要蚀刻光刻胶图案PR位于数据区域A上的部分，使其变薄。此外，在这一步骤中完成半导体图案151、154a、154b和158的制作。在半导体图案151、154a、154b和158上形成多个欧姆接触161、160a、160b和168。
之后，通过灰化处理去除残留在位于沟道区域C上的S/D导体170a和170b的表面的光刻胶。
接下来，如图11A和11B所示，蚀刻去除位于沟道区域C上的S/D导体170a和170b的部分，以及位于下层的S/D欧姆接触160a和160b的部分。这里，可以只采用干法蚀刻蚀刻S/D导体170a和170b，以及S/D欧姆接触160a和160b。做为选择，通过湿法蚀刻蚀刻S/D导体170a和170b，通过干法蚀刻蚀刻S/D欧姆接触160a和160b。在前一种情况下，优选在S/D导体170a和170b，以及S/D欧姆接触160a和160b之间具有高蚀刻选择性的情况下进行蚀刻。这是因为低蚀刻选择性使蚀刻结束点的确定非常困难，从而导致很难调整保留在沟道区域C上的半导体图案154a和154b的部分的厚度。在后一种情况下，交替使用湿法蚀刻和干法蚀刻，由于湿法蚀刻蚀刻了S/D导体170a和170b的侧面，而干法蚀刻几乎不蚀刻S/D欧姆接触160a和160b的侧面，从而形成了阶梯状侧壁。举例而言，在蚀刻S/D欧姆接触160a和160b的过程中所采用的蚀刻气体可以是CF4和HCl的气体混合物或CF4和O2的气体混合物。采用CF4和O2的气体混合物可以获得厚度均匀的半导体图案154a和154b的蚀刻部分。从这方面来讲，对半导体图案154a和154b的暴露部分进行蚀刻，以减小厚度，此外，还要对光刻胶图案PR位于数据线路区域A上的部分进行蚀刻，以减小厚度。在不蚀刻栅极绝缘层140的情况下进行蚀刻，优选地，具有足够厚的光刻胶图案PR，以防止光刻胶图案PR位于数据线路区域A上的部分被去除，从而暴露位于下层的数据线路171、173a、173b、175a、175b和179的部分。
因此，源电极173a和173b，以及漏电极175a和175b得到了彼此分离，并且同时完成了对数据线路171、173a、173b、175a、175b和179，以及位于其下的欧姆接触图案161、163a、163b、165a和165b的制作。
最后，去除光刻胶图案PR位于数据区域A上的部分。作为选择，在去除S/D导体170a和170b位于沟道区域C上的部分之后，去除位于下层的欧姆接触160a和160b的部分之前，去除位于数据区域A上的光刻胶图案PR的部分。
如上所述，可以轮流执行湿法蚀刻和干法蚀刻，不过可以只采用干法蚀刻。后者相对简单，但是与前者相比不容易找到适当的蚀刻条件。反之，对于前一种情况而言很容易找到适当的蚀刻条件，但是与后者相比相对复杂。
此后，如图4和图5所示，通过采用CVD生长a-Si:C:O或a-Si:O:F，通过淀积氮化硅或涂覆诸如丙烯基材料的有机绝缘材料的方式形成钝化层180。在形成a-Si:C:O层时，将作为基本源的SiH(CH3)3、SiO2(CH3)4、(SiH)4O4(CH3)4、Si(C2H5O)4或类似材料，诸如N2O或O2的氧化剂，以及Ar或He进行气态混合，并使其流动实现淀积。为了形成a-Si:O:F层，通过流动包含SiH4、SiF4或类似材料以及额外气体O2的气体混合物进行淀积。可以添加CF4作为氟的辅助源。
如图4和图5所示，对钝化层180连同栅极绝缘层140进行光刻，以形成多个暴露第一漏电极175a、第二源电极173b、存储电极线131、栅极焊盘125、存储焊盘135和数据焊盘179的接触孔181、182、183、184、185和186。优选地，暴露焊盘125、179和135的接触孔184、185和186的面积大于等于0.5mm×15μm，并且不大于2mm×60μm。(第三掩模)最后，淀积厚度为1500-500的ITO层或IZO层，并对其进行光刻，以形成多个连接至漏电极175的像素电极190、多个连接至栅极焊盘125的辅助栅极焊盘95、多个连接至数据焊盘179的辅助数据焊盘97，以及多个连接至第二源电极173b和存储电极线131的桥接件92。(第四掩模)由于可以将Cr蚀刻剂作为用于IZO层的蚀刻剂，所以在由IZO层形成像素电极190、辅助栅极焊盘95、辅助数据焊盘97和桥接件92的光刻步骤中，通过接触孔暴露的用于数据线路和栅极线路的金属部分不会受到侵蚀。(HNO3/(NH4)2Ce(NO3)6/H2O)是Cr蚀刻剂的一个例子。淀积IZO层的温度优选在室温到200℃的范围内，以降低触点的接触电阻。用于IZO层的靶材的优选实例包括In2O3和ZnO。ZnO的含量优选位于15atm％和20atm％的范围内。
同时，在淀积ITO层或IZO层的预热过程中，优选采用氮气。这样可以防止在通过接触孔181、182、183、184、185和186暴露的金属层的部分上生成金属氧化物。
图12是图2A和图4中所示的根据本发明的实施例的LCD的TFT阵列板的示意图。
连接至数据线171的TFT T1切换传输至像素电极190的信号，而连接至存储电极线的TFT T2则切换进入DCE 178的信号。像素电极190与DCE178电容性耦合。为了获得相同的灰色，DCE 178和像素电极190之间的电势差不发生变化。因此，不管是线反演、点反演还是其他反演类型，图像质量的稳定性都可以得到保证。
将根据本发明的第一和第二实施例的DCE TFT的源电极连接至存储电极线。但是，可以将源电极连接至前一数据线，这种做法存在一些问题。
首先，将栅极开启电压加到前一栅极线(如图1中的栅极N-1)上导致在位于相关像素对角线上的(diagonal to)像素电极上施加一灰色电压，在相关像素的DCE上施加一初始电压。DCE的初始电压等于位于对角线的像素电极的灰色电压。因此，DCE和相关像素的像素电极之间的电势差VDP由位于对角线上的像素电极的灰色电压决定。例如，将诸如黑色电压的低灰色电压加到位于对角线上的像素电极上会导致DCE具有低初始电压，从而形成低的VDP。低VDP意味着DCE和像素电极之间的电势差小，因此，由DCE产生的侧电场弱。因此，液晶分子的分布不稳定，从而导致纹理。
接下来，由电容器CDP两端的电压定义了VDP，电容器CDP串联至等效电容器CLC和CST。因此，VDP的值随着电容CDP的减小而增大。为了降低电容CDP，通过设计使像素电极和DCE之间的重叠面积最小化。但是，在这种情况下，加工过程中掩模的错位和DCE附近的漏光可能会导致图像质量的敏感变化。对于前一种情况，掩模错位改变了像素电极和DCE的重叠面积，这直接影响图像质量。在DCE的初始电压高(即，加到位于对角线上的像素电极的灰色电压高)，并且将黑色电压加到相关像素上时，会发生后一种情况。DCE的高电压迫使液晶分子移动，导致光泄漏，狭窄的DCE可能无法遮挡所泄漏的光。光泄漏导致对比度降低。
现在，将对解决这些问题的第三实施例予以说明。
图13是根据本发明的第三实施例的LCD的等效电路图。
根据本发明的实施例的LCD包括TFT阵列板，与TFT阵列板相对的滤色器阵列板，以及插入其间的液晶层。TFT阵列板带有多个由相互交叉而界定了多个像素区域的多个栅极线和数据线，以及多个平行于栅极线延伸的存储电极。栅极线传输扫描信号，数据线传输图像信号。在存储电极线上施加公共电压Vcom。每个像素区域带有一用于像素电极的像素TFT和用于DCE的第一和第二DCE TFT DCE TFT1和DCE TFT2。像素TFT包括连接至相关栅极线的栅电极，连接至相关数据线的源电极，和连接至相关像素电极的漏电极。第一DCE TFT包括连接至前一栅极线的栅电极，连接至前一数据线的源电极和连接至相关DCE的漏电极；而第二DCE TFT包括连接至前一栅极线的栅电极，连接至相关数据线的源电极和连接至相关像素电极的漏电极。
DCE和像素电极电容性耦合，其间的电容器或电容由CDP表示。在滤色器阵列板上提供的像素电极和公共电极形成一液晶电容器，用CLC表示这一液晶电容器或其电容。连接至存储电极线中的一个的像素电极和存储电极形成一存储电容器，用CST表示这一存储电容器或其电容。
尽管未在电路图中示出，但是根据本发明的实施例的像素电极具有与DCE交叠的切口，从而使由DCE产生的电场从该切口流出。从该切口流出的电场使液晶分子具有预倾斜角。在施加由像素电极产生的电场时，预倾斜的液晶分子在不偏离预定方向的情况下迅速对齐。
假设所述LCD服从点反演。将栅极开启电压加到前一栅极线栅极N-1上，开启DCE TFT DCE TFT1和DCE TFT2，使DCE具有一(+)灰色电压，使像素电极具有一(-)灰色电压。DCE的初始电压是分别来自数据线数据A和数据B的正灰色电压和负灰色电压之间的差值，所述电压是无第二DCETFT DCE TFT2的DCE的初始电压的两倍或两倍以上。在将栅极开启电压加到相关栅极线栅极N上时，像素TFT开启，DCE TFT DCE TFT1和DCE TFT2关闭，DCE浮置，因此，DCE的电势也随着来自像素电极的电势的电势差VDP的保持而增大。因此，根据第三实施例的结构确保高VDP，以增强液晶分子排列的稳定性，从而使纹理稳定化。
此外，由于VDP是由两个相邻的前一像素决定的，并且几乎不受电容CDP的影响，因此，不必降低电容CDP使DCE具有与像素电极相交叠的足够宽度。因此，DCE附近的光线泄漏受到了遮挡，图像质量不会受到掩模错位的显著影响。
此外，高VDP改善了响应时间和余像。
图13中所示的结构适于点反演和线反演，而其他对三个TFT的连接进行了修改的结构可能适合其他类型的反演。
现在，将参照图14至图17对根据本发明的第三实施例的LCD的示范性TFT阵列板进行详细说明。
图14式根据本发明的第三实施例的LCD的布局图，图15是沿图14中所示的LCD的XV-XV′线获得的剖面图，图16是沿图14中所示的LCD的XVI-XVI′线获得的剖面图，图17是沿图14中所示的LCD的XVII-XVII′和XVII′-XVII″线获得的剖面图。
根据本发明的第三实施例的LCD包括下面板，与下面板相对的上面板，以及插入到下面板和上面板之间垂直配向的液晶层。
现在，将对下面板进行更为详细的说明。
在绝缘基板110上形成了多个栅极线121，在栅极线121上形成了多个数据线171。栅极线121和数据线171彼此绝缘，相互交叉，从而界定了多个像素区域。
每个像素区域带有一像素TFT，第一DCE TFT，第二DCE TFT，一DCE和一像素电极。像素TFT具有三个端子，即第一栅电极123a、第一源电极173ab和第一漏电极175a。第一DCE TFT具有三个端子，即第二栅电极123b，第一源电极173ab和第二漏电极175b，第二DCE TFT也具有三个端子，即第三栅电极123c，第二源电极173c和第三漏电极175c。第一源电极173ab既用于像素TFT，又用于第一DCE TFT。提供像素TFT和第一DCE TFT的目的在于切换传输至像素电极190的信号，而提供第二DCE TET的目的在于切换进入DCE 178的信号。像素TFT的栅电极123a、源电极173a和漏电极175a分别连接至栅极线121中的相关一个，数据线171中的相关一个和像素电极190。第一DCE TFT的栅电极123b、源电极173b和漏电极175b分别连接至栅极线121中的前一个，数据线171中的相关一个和像素电极190。第二DCE TFT的栅电极123c、源电极173c和漏电极175c分别连接至前一栅极线121，数据线171中的前一个和DCE 178。向DCE 178施加用于控制液晶分子的预倾斜的方向控制电压，从而在DCE 178和公共电极270之间生成方向控制电场。DCE 178是在形成数据线171的步骤中形成的。
下面将对下面板的分层构造进行详细说明。
大体沿横向延伸的多个栅极线121形成于绝缘基板110上，将多个第一至第三栅电极123a-123c连接至栅极线121。将多个栅极焊盘125连接至栅极线121的一端。
多个第一和第二存储电极线131a和131b，以及多组第一至第四存储电极133a、133b、133c和133d也形成于绝缘基板110上。第一和第二存储电极线131a和131b大体沿横向延伸。第一和第二存储电极133a和133b沿纵向从第一和第二存储电极线131a和131b伸出，并弯曲沿斜向延伸，而第三和第四存储电极134a和134b则沿纵向延伸。包括第一存储电极线131a，以及第一和第三电极133a和134a的第一存储线路，包括第二存储电极线131b，以及第二和第四电极133b和134b的第二存储线路具有反演对称性。
栅极线路121，123a-123c，和125以及存储电极线路131、133a、133b、134a和134b优选由Al、Cr或其合金，Mo或Mo合金构成。如果必要的话，栅极线路121，123a和123b以及存储电极线路131，133a-133d包括优选由具有优越的物理和化学特性的Cr或Mo合金构成的第一层；优选由具有低电阻的Al或Ag合金构成的第二层。
栅极绝缘层140形成于栅极线路121、123a-123c和125，以及存储电极线路131、133a、133b、134a和134b上。
优选由非晶硅构成的半导体层151、154ab和154c形成于栅极绝缘层140上。半导体层151、154ab和154c包括多个形成TFT沟道的第一和第二沟道半导体154ab和154c，以及多个位于数据线171下的数据线半导体151。
优选由硅化物或重掺杂了n型杂质的n+氢化非晶硅构成的欧姆接触层161、163ab、163c和165a-165c形成于半导体层151、154ab和154c上。
数据线路171、173ab、173c、175a-175c和179形成于欧姆接触层161、163ab、163c和165a-165c，以及栅极绝缘层140上。数据线路171、173ab、173c、175a-175c和179包括多个数据线171，其沿纵向延伸并与栅极线121交叉，从而形成了多个像素；多个从数据线171分出并延伸至欧姆接触层的部分163ab上的第一源电极173ab；位于欧姆接触层的部分165a和165b上的多个第一和第二漏电极175a和175b，其位于第一源电极173ab的相对位置上并与第一源电极173ab分离；位于相对于第三栅电极123c彼此相对的部分163c和165c上的多个第二源电极173c和多个第三漏电极175c；以及多个连接至数据线171的一端，以便从外部设备接收图像信号的数据焊盘179。
在由栅极线121和数据线171的交叉界定的像素区域中形成了多个DCE178和178a-178c。每一DCE 178和178a-178c包括一带有开槽的底部的V型主干178和一人字形分支178a-178c，并且连接至第三漏电极175c。数据线路171、173ab、173c、175a-175c和179，以及DCE 178和178a-178c优选由Al、Cr或其合金，Mo或Mo合金构成。如果必要的话，数据线路171，173ab、173c、175a-175c，和179以及DCE 178和178a-178c包括优选由具有优越的物理和化学特性的Cr或Mo合金构成的第一层；优选由具有低电阻的Al或Ag合金构成的第二层。
优选由氮化硅或有机绝缘体构成的钝化层180形成于数据线路171、173ab、173c、175a-175c和179上。
钝化层180带有多个暴露第一和第二漏电极175a和175b的第一和第二接触孔181和182；多个延伸至栅极绝缘层140，暴露栅极焊盘125的第三接触孔183；和多个暴露数据焊盘179的第四接触孔184。暴露焊盘125和179的接触孔可以具有诸如多边形或圆形的各种形状。接触孔的面积优选大于等于0.5mm×15μm，并且不大于2mm×60μm。
在钝化层180上形成多个像素电极190。每一像素电极190分别通过第一和第二接触孔181和182连接至第一和第二漏电极175a和175b。像素电极190具有横向切口191和多个倾斜切口192a、192b、193a、193b、194a、194b、195a和195b。横向切口191将像素电极190分成上下两半，倾斜切口192a、192b、193a、193b、194a、194b、195a和195b相对于横向切口191具有反演对称性。一些切口191、192a、192b、194a、194b、195a和195b与DCE 178和178a-178c交叠，而另一些切口193a和193b与存储电极133a和133b交叠。
此外，在钝化层180上形成了多个辅助栅极焊盘95和多个辅助数据焊盘97。辅助栅极焊盘95和辅助数据焊盘97通过接触孔183和184连接至栅极焊盘125和数据焊盘179。像素电极190、辅助栅极焊盘95和辅助数据焊盘97优选由IZO构成。做为选择，像素电极190和辅助焊盘95和97优选由ITO构成。
概括而言，像素电极190具有多个切口191、192a、192b、193a、193b、194a、194b、195a和195b，用于将像素区域划分成多个域，并且，一些切口191、192a、192b、194a、194b、195a和195b与DCE 178和178a-178c交叠。将DCE 178和178a-178c与切口191、192a、192b、194a、194b、195a和195b对齐，使得DCE 178和178a-178c通过切口191、192a、192b、194a、194b、195a和195b暴露，从而在正视图中能够被看到。DCE 178和178a-178c连接至第二DCE TFT，而像素电极190则连接至第一DCE TFT和像素TFT，将像素电极190与DCE 178对齐，形成存储电容。
根据本发明的另一实施例，DCE 178和178-178c包括与栅极线路121、123a-23c和125大体相同的层。可以去除位于DCE 178和178a-178c上的钝化层180的部分，以形成多个开口。
将不对上基板做详细说明。
在优选由诸如玻璃的透明绝缘材料构成的上基板210上形成用于防止漏光的黑底(black matrix)220；多个红色、绿色和蓝色滤色器230；以及优选由诸如ITO或IZO的透明导体构成的公共电极270。
对包含在液晶层3中的液晶分子如此配向，使得在不存在电场时，其导轴垂直于下和上基板110和210。液晶层3具有负介电各向异性。
对下基板110和上基板210如此对准，使得像素电极190恰好与滤色器230相匹配，并与之交叠。通过这种方式，通过切口191、192a、192b、193a、193b、194a、194b、195a和195b将像素区域划分成多个域。在每个域中，由DCE 178和178a-178c稳定液晶层3的配向。
这一实施例对具有负介电各向异性和相对于基板110和210垂直配向的液晶层3进行了说明。但是，液晶层3可以具有正介电各向异性和相对于基板110和210的水平配向。
可以采用四个光刻步骤制造根据本发明的第三实施例的TFT阵列板。在这种情况下，数据线路和DCE具有三层结构，其包括非晶硅层，欧姆接触层和金属层，并且三层具有大体相同的平面形状，这是由采用光刻胶膜对非晶硅层、欧姆接触层和金属层构图而形成的。已经在对本发明的第二实施例的说明中描述了这种制造方法，应当鉴于这样一种事实来理解这种制造方法，即由同一层构成的图案是在同一步骤中形成的，因此，这里省略了这种制造方法的详细说明。
在具有上述结构的液晶显示器中，通过像素电极的切口(aperture)实现域分割，通过方向控制电极和存储电极增强域的稳定性。因此，域分割依赖像素电极切口、方向控制电极和存储电极的分布，而且，域的稳定性也受这一分布很大的影响。
将参照本发明的第四到第十六优选实施例对像素电极切口、方向控制电极和存储电极的各种分布类型予以说明。因此，现在说明的重点将落在像素电极切口、方向控制电极和存储电极的分布上。
而且，与第四到第十六优选实施例的相关的那些分布非常适合在与第一到第三优选实施例相关的结构中使用。
图18是根据本发明的第四优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
首先来解释像素电极切口。
像素电极切口分为水平切口和倾斜切口191a、191b、192a、192b、193a、193b、194a、194b、195a和195b。水平切口191由像素电极190的左例开始延伸至其右侧。将水平切口191的入口边切去。也就是说，水平切口在整体上是漏斗状。水平切口191将像素电极190上下分割。倾斜切口191a、191b、192a、192b、193a、193b、194a、194b、195a和195b围绕水平切口191相互反演对称。上侧切口191a、192a、193a、194a和195a与下侧切口191b、192b、193b、194b和195b在水平切口191两侧大体相互成90°角。一些倾斜切口192a、192b、193a和193b由像素电极190的左侧出发延伸至其右侧。其他倾斜切口195a和195b从像素电极190的右侧开始延伸至其左侧。还有其他两个倾斜切口194a和194b从像素电极190的顶部和底部开始延伸至其右侧。切口191a和191b从水平切口191的中部开始，分别延伸至其左侧。切口192a、192b、194a和194b与切口191a、191b、195a和195b配对，并且每对都排列在同一直线上。此外，将像素电极190的右上和右下两个边缘沿倾斜方向切去，从而形成平行于切口194a和194b延伸的倾斜侧。
通过这种方式，通过切口191、191a、191b/192a、192b、193a、193b、194a、194b、195a和195b将像素电极190划分成八个微小部分。相应微小部分界定了相应像素域的平面区域。因此，就这一优选实施例而言，将像素区域划分成了八个域。根据其中的液晶分子在电场的作用下的配向方向将所述八个域分为四类。这时，如此构造这八个域，使每个域的两个长边相互平行延伸，从而使液晶分子的配向速度及其稳定性得到最大化。
如所周知，图像信号是被加到像素电极190的所有八个微小部分上的，因此应当形成用于互连微小像素电极部分的桥接件。桥接件位于位置A、B、C、D处和像素电极190的右侧，在所述位置A、B、C、D处，切口192a、192b、194a、194b与切口191a、191b、195a和195b彼此相对，切口191、193a和193b终止于像素电极190的右侧。在桥接件位置处未进行域分割，因此，在那些位置处易于产生纹理。这可能降低域的稳定性。就这一优选实施例而言，由于桥接件分布在位置A、B、C、D处，在所述位置处切口192a、192b、194a、194b与切口191a、191b、195a、195b彼此相对，目前采用的做法是，桥接件位于域长边的中央，在这里，液晶分子配向的稳定度高。因此，大大降低了桥接件的影响力，不会产生纹理。将方向控制电极178和178c，以及存储电极133a和133b布置在围绕一桥接件相互靠近的位置处，从而由此形成强散射场，所述桥接件位于切口191、193a和193b终止的像素电极190的右侧。这样的散射场阻止了由桥接件带来的纹理的产生。此外，位于终止切口191、193a和193b的像素电极190的右侧的桥接件与方向控制电极178交叠。因此，即使产生了任何纹理，方向控制电极也能遮蔽这种纹理。
现在，将对切口、方向控制电极和存储电极的相互分布予以说明。
方向控制电极178、178a、178b和178c与一些切口191、191a、191b、192a、192b、194a、194b、195a和195b交叠，并且环绕像素电极190的一些微小部分的右侧，以及其他微小部分的右侧，与此同时，与用于互连像素电极190的微小部分的桥接件交叠。
一些存储电极133a和133b与切口193a和193b，以及像素电极190的一些微小部分的左侧交叠。其他存储电极134a和135b与像素电极190的一些微小部分的右侧交叠。存储电极线131a和131b与像素电极190的上侧外围和下侧外围交叠，同时环绕像素电极190的右上和右下倾斜侧。
以交替的方式排列方向控制电极178、178a、178b和178c，以及存储电极线路131、133a、133b、134a和134b。
如上所述，就第四优选实施例而言，像素电极的两个长边相互平行延伸，由此使液晶分子的配向速度及其稳定性最大化。像素电极桥接件位于像素域长边的中央，在这一位置处，液晶分子的配向稳定性高。通过这种方式，桥接件的影响力受到了极大的削弱，同时防止了纹理的产生。此外，桥接件位于方向控制电极178、178c和存储电极133a、133b相互靠近的位置处，从而形成强散射场，以此防止由桥接件引起的纹理的产生。
图19是根据本发明的第五优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
除了切口191a、191b、193a和193b弯曲以独立地同时界定像素域的长边和短边，并且省略了切口192a、192b、195a和195b以外，第五优选实施例的结构与第四优选实施例(图18所示)的相关结构相同。就与第五优选实施例相关的结构而言，在像素电极190的左侧和右侧形成用于通过切口191a、191b、193a和193b互连像素电极190的各个微小区域的桥接件A、B、C、D。桥接件具有平衡位于方向控制电极178、178a和178b的左侧和右侧的散射场的作用，从而防止在方向控制电极178、178a和178b的顶部产生的纹理侵入像素域。
图20是根据本发明的第六优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
除了仅将边缘剪切部分保留下来作为水平切口191，并且独立的水平切口196从像素电极190的右侧开始延伸至其左侧外，第六优选实施例的相关结构与第四优选实施例(如图18所示)的相关结构相同。此外，就这一优选实施例而言，切口192a和192b一直延伸至接近水平切口196的区域。
图21是根据本发明的第七优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
除了省略切口191a、191b、194a和194b，并且切口192a、192b、195a和195b一直延伸至接近水平切口的区域以及接近像素电极190的左上和左下边缘的区域之外，第七优选实施例的相关结构与第四优选实施例(如图18所示)的相关结构相同。此外，就这一优选实施例而言，扩大了切口192a和192b的入口部分以及切口195a和195b的入口和出口部分。切口192a、192b、195a和195b的扩大部分是通过在切除微小像素电极部分的边缘的同时使像素域的长边和短边之间的边缘的弯角放缓得到的。弯角变缓后，在减少由液晶分子碰撞而产生的纹理的同时，液晶分子的配向变化也会放慢。
图22是根据本发明的第八优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
除省略了切口191a和191b，并且切口192a和192b一直延伸至接近水平切口191的区域外，第八优选实施例的相关结构与第四优选实施例(如图最优方案8所示)的相关结构相同。此外，就这一优选实施例而言，在切口194a和194b的入口区域切除了微小像素电极部分的边缘。在切除位于微小像素电极部分的短边和长边之间的边缘后，边缘切除区域的弯角变缓，从而减少了由液晶分子的碰撞而产生的纹理。
图23是根据本发明的第九优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
在切口193a和193b位于像素电极190之内这一点上，第九优选实施例的相关结构与第八优选实施例(22所示)的相关结构相同。也就是说，桥接件形成于切口193a和193b的两侧。
图24是根据本发明的第十优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
第十优选实施例的相关结构与第三优选实施例的相关结构相似，但与第八优选实施例(如图22所示)的相关结构不同，其不同之处在于在切口192a、192b、195a和195b的入口区域A、B、C、D处切除了像素电极190的微小部分的边缘。在切除位于微小像素电极部分的短边和长边之间的边缘后，边缘切除区域的弯角变缓，从而减少了由液晶分子的碰撞而产生的纹理。
图25是根据本发明的第十一优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
除了环绕微小像素电极部分的短边的方向控制电极178、178a和178b宽度大以外，第十一优选实施例的相关结构与第十优选实施例(如图24所示)的相关结构相同。在方向控制电极178、178a和178b的宽度扩大的同时，方向控制电场变强，从而防止了纹理的产生。
图26是根据本发明的第十二优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
除了存储电极133a和133b通过连接器A彼此连接外，第十二优选实施例的相关结构与第八优选实施例(如图22所示)的相关结构相同。在顶部和底部存储电极133a和133b相互连接的同时，存储线路的电阻变小。
图27是根据本发明的第十三优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
除了用于互连存储电极133a和133b的连接器A沿位于相邻像素处的水平切口191的入口延伸外，第十三优选实施例的相关结构与第十二优选实施例(如图26所示)的相关结构相同。因此，存储电极和方向控制电极交替排列在像素电极190的所有微小部分的周围，从而提高了域的稳定性。
图28是根据本发明的第十四优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
通过将第五优选实施例(如图19所示)的相关结构域第八优选实施例(如图22所示)的相关结构相结合的方式获得了第十四优选实施例的相关结构。切口194a和194b由第五优选实施例的相关切口而来，切口191、192a、192b、193a和193b由第八优选实施例的相关切口而来。
图29是根据本发明的第十五优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
通过在第十四优选实施例(如图28所示)的结构添加一结构的方式获得了第十五优选实施例的相关结构，在所添加的结构当中，切除了位于微小像素电极部分的长边和短边之间的边缘。
图30是根据本发明的第十六优选实施例的液晶显示器的薄膜晶体管阵列板的平面图。
除了省略了在切口194a和194b的入口区域处切除位于微小像素电极部分的长边和短边之间的边缘外，第十六优选实施例的相关结构与第八优选实施例(如图22所示)的相关结构相同。
如上所述，像素域的两个长边彼此平行延伸，从而提高了液晶分子的配向速度及其稳定性。采用适当的方式排列切口、方向控制电极和存储电极，以此进一步提高域的稳定性。
虽然已经参照优选实施例对本发明进行了详细说明，但是本领域的技术人员将认识到在不背离如附加的权利要求书设定的本发明的精神和范围的前提下，可以对其进行各种修改和替换。
权利要求
1.一种薄膜晶体管阵列板，其包括一绝缘基板；形成在所述绝缘基板上的多个第一信号线；形成于所述绝缘基板上，并以绝缘的方式与所述第一线路交叉的多个第二信号线；在由所述第一信号线和第二信号线交叉界定的像素区域内形成的像素电极，其包括由切口划分的多个子区域，以及多个连接所述子区域的桥接件；以及在所述像素区域内形成的方向控制电极，其包括至少与所述切口中的一个交叠的部分，其中，每个子区域的两个长边彼此平行，并且所述的至少一个与方向控制电极的部分交叠的切口界定了所述子区域的两个最长边中的一个。
2.如权利要求1所述的薄膜晶体管阵列板，其进一步包括以绝缘的方式与所述第二信号线交叉的第三信号线，其包括至少覆盖未与所述方向控制电极交叠的所述切口中的另一个的部分。
3.如权利要求2所述的薄膜晶体管阵列板，其中所述第三信号线包括位于两个相邻的所述第一信号线之间的一对部分，其具有反演对称性。
4.如权利要求3所述的薄膜晶体管阵列板，其中所述的位于两个相邻的所述第一信号线之间的所述第三信号线的一对部分通过一连接器相互连接。
5.如权利要求1所述的薄膜晶体管阵列板，其进一步包括连接至所述第一信号线中的相关一个、所述第二信号线中的相关一个以及所述像素电极的第一薄膜晶体管；连接至所述第一信号线中的前一个、所述第二信号线中的前一个以及所述方向控制电极的第二薄膜晶体管；以及连接至前一第一信号线、相关第二信号线和所述像素电极的第三薄膜晶体管。
6.如权利要求1所述的薄膜晶体管阵列板，其中至少一个所述桥接件位于所述子区域长边的中部附近，其他所述桥接件位于所述第二信号线附近的所述像素电极的边上。
7.如权利要求1所述的薄膜晶体管阵列板，其中所述桥接件位于位置接近所述第二信号线的所述像素电极的边上。
8.如权利要求1所述的薄膜晶体管阵列板，其中，对所述子区域中的至少一个开槽。
9.如权利要求1所述的薄膜晶体管阵列板，其中所述切口包括将所述像素电极分成上下两半的横向切口和相对于所述横向切口具有反演对称性的多个倾斜切口。
10.如权利要求9所述的薄膜晶体管阵列板，其中，所述倾斜切口包括第一切口，其从像素电极的一边开始向像素电极的另一边延伸，以界定位于第一切口的末端与像素电极的另一边之间的桥接件中的一个；第二切口，其从像素电极的一边出发延伸至所述像素电极当中；第三切口，其从所述横向切口开始延伸至所述像素电极当中，所述第二和第三切口沿直线延伸，以界定位于所述第二和第三切口之间的一个桥接件；以及一对第四切口，其从所述像素电极的边开始沿直线延伸至所述像素电极当中，以界定位于两个所述第四切口之间的一个桥接件。
11.如权利要求9所述的薄膜晶体管阵列板，其中，所述倾斜切口包括第一切口，其从所述像素电极的一边开始向所述像素电极的另一边延伸，以界定位于所述第一切口的末端与所述像素电极的另一边之间的所述桥接件中的一个；以及第二切口，其弯曲以界定所述子区域中的一个的长边和短边。
12.如权利要求9所述的薄膜晶体管阵列板，其中，所述倾斜切口包括第一切口，其从所述像素电极的一边开始向所述像素电极的另一边延伸，以界定位于所述第一切口的末端与所述像素电极的另一边之间的所述桥接件中的一个；第二切口，其从所述像素电极的一边开始向所述横向切口延伸，以界定位于所述横向切口与所述第二切口的末端之间的所述桥接件中的一个；以及一对第三切口，其由所述像素电极的边开始沿直线延伸至所述像素电极当中，以界定位于所述第四切口之间的一个桥接件。
13.如权利要求12所述的薄膜晶体管阵列板，其中，所述第二和第三切口具有比所述第二和第三切口的末端宽的入口。
14.如权利要求9所述的薄膜晶体管阵列板，其中，所述倾斜切口包括第一切口，其从所述像素电极的一边开始向所述像素电极的另一边延伸，以界定位于所述第一切口的末端与所述像素电极的另一边之间的所述桥接件中的一个；第二切口，其由所述像素电极的一边开始向所述横向切口延伸，以界定位于所述横向切口与所述第二切口的末端之间的所述桥接件中的一个；以及第三切口，其弯曲以界定所述子区域中的一个的长边和短边。
全文摘要
提供了一种薄膜晶体管阵列板，其包括一绝缘基板；形成在所述绝缘基板上的多个第一信号线；形成于所述绝缘基板上，并以绝缘的方式与所述第一线路交叉的多个第二信号线；在由所述第一和第二信号线交叉界定的像素区域内形成的像素电极，其包括由切口划分的多个子区域，以及多个连接所述子区域的桥接件；以及在所述子区域内形成的方向控制电极，其包括至少覆盖所述切口中的一个的部分，其中，每个子区域的两个长边彼此平行，而且，覆盖所述方向控制电极的一部分的切口中的至少一个界定了所述子区域的两个最长边之一。
文档编号G02F1/1333GK1695078SQ02829816
公开日2005年11月9日 申请日期2002年11月5日 优先权日2002年9月27日
发明者洪性奎, 梁英喆, 金钟来, 申暻周, 金熙燮 申请人:三星电子株式会社