包括引发不同类型应变的隔离沟槽的半导体器件的制作方法

专利名称：包括引发不同类型应变的隔离沟槽的半导体器件的制作方法
技术领域：
本发明大致系有关集成电路之制造，且详言之，系有关通过使用
例如受应力浅沟槽隔离(shallow trench isolation, STI)沟槽之应变引发源 (strain-inducing source)而形成具有应变信道区之晶体管，以提升在 MOS晶体管之信道区中的电荷载子移动性。
背景技术：
一般而言，复数个工艺技术现行实用于制造复杂集成电路，其中， 对例如微处理器、储存芯片等之复杂集成电路而言，鉴于运算速度及/ 或电力消耗及/或成本效益之卓越特征，CMOS技术系目前最有前景的 作法之其中一种。通过使用CMOS技术，在制造复杂的集成电路期间， 数百万个晶体管，亦即N信道晶体管和P信道晶体管系形成在含有结 晶半导体层之基板上。不管是否考虑N信道晶体管或P信道晶体管， MOS晶体管包括所谓的PN接面(junction)，该PN接面系通过高浓度 掺杂(highly doped)汲极与源极区与组态于该汲极区与该源极区间之相 反掺杂(inversely doped)信道区而形成。
该信道区之导电性(亦即导电信道之驱动电流能力)系由接近该信 道区所形成之闸电极(gate electrode)来控制且被薄绝缘层由此隔开。该 信道区之导电性(由于施加适当的控制电压给该闸电极而形成导电信道) 取决于掺杂物浓度、多数电荷载子之移动性、以及(对该信道区于该晶 体管宽度向之给定延伸区而言)该源极与汲极区间的距离(该距离亦称 作为信道长度)而定。因此，根据施加该控制电压至该闸电极而结合快 速产生导电信道于该绝缘层下方之能力，该信道区之总导电性实质上 决定该MOS晶体管之效能。因此，该信道长度之减少(且与此该信道 电阻率之降低有关)使成为该信道长度主要的设计标准，用于达成该集 成电路之运算速度的增加。
然而，该晶体管尺寸之持续縮小牵涉与此有关而必须陈述的复数个问题(例如该信道之可控制性之降低等等，也称为短信道效应等)，才 不致过度地抵销由于不断减小MOS晶体管之信道长度所获得之优点。 该关键尺寸(亦即该晶体管之闸极长度)之大小持续縮减，迫使改良和 可能全新开发高度复杂工艺技术。例如，为了补偿短信道效应，长久 以来己提议通过对给定信道长度来增加信道区中电荷载子移动性而同 时提升该晶体管器件之信道导电性。这样的技术提供了达成效能增进 之潜力，该效能增进可与进展至未来科技的节点比较，而避免或至少 延迟遭遇与器件微縮有关之工艺调校之许多问题。
一种用于增加电荷载子移动性之有效机制系该信道区中晶格结构
之改变，例如通过在该信道邻近处产生拉伸及/或压縮应力(tensile and/or compressive stress)，以便在该信道区中产生对应的应变，而对电 子及电洞分别产生修改后的移动性。举例来说，沿着具有标准结晶学 方向之硅层之信道区中该信道长度方向之压縮应变可增加该电洞之移 动性，从而提供提升P型晶体管之效能的可能。在另一方面，沿着N 信道晶体管之信道区中的信道长度方向，该拉伸应变之产生可增加电 子移动性。将应力或应变工程导入集成电路工艺系一种极有前景的方 法之用于进一步器件的产生，因为例如应变硅可视为一种新类型半导 体材料，其可使快速强大的半导体器件能够制造，而不需要昂贵的半 导体材料，然而许多已为广泛接受的制造技术仍可被使用。
因此，在一些方法中，PMOS晶体管之电洞移动性系通过形成应 变硅/锗层于该晶体管之汲极与源极区中来提升，其中，该压縮应变汲 极与源极区产生应变于该邻近硅信道区。类似地，碳原子被导入该硅 晶格中以便形成具有拉伸应变之晶格于该汲极与源极区中，从而对N 信道晶体管达成效能增益。在这种方案中，然而，该效能增益由于各 种牵连应变硅碳材料形成之各种问题而低于期待。再者，器件縮放可 能牵涉进一步之效能减小之物理过程，用于抵销短信道效应，例如增 加掺杂物层级于该信道区中、高介电常数介电质(high-k dielectric)于该 闸极绝缘层中等等。然而，通过提供额外有效应变引发(strain-inducing) 机制而对N信道与P信道晶体管有效增加该电荷载子移动性以对补偿 或过度补偿此种移动性降低方法提供有效的技术系高度重要的，该方 法可被单独使用或结合上述验证过策略。例如，用于控制该蚀刻工艺以于围绕该个别晶体管之层间介电材料中形成接触开口之受应力层(例 如受应力接触蚀刻中止层)可形成具有大量之内部应力，该内部应力可 在该信道区中弓I发对应的应变。
再者，在复杂的半导体器件中，隔离沟槽一般用于隔离个别晶体 管或晶体管群组，其中二氧化硅通常用作为绝缘填充材料，该隔离沟 槽一般造成压縮应力沟槽组态。因此，该应力隔离沟槽也可用作为特 定晶体管组态之应变引发来源，其中该隔离沟槽之压縮应力系有益的。 然而，习知工艺技术之用于形成隔离沟槽可能不会对提出不同需求之P 信道晶体管与N信道晶体管提供必要之弹性。此外，基于习知STI技 术之该应变引发机制之效率于比较其它来源(譬如受应力接触蚀刻中止
层)时可能显著地较少。因此，习知STI技术可能不会提供显著的效能
增益，虽然，原则上，该沟槽隔离可表示适当的器件位置，用于赋予 该邻近主动半导体区中所需类型之双轴应变。
本发明系针对可避免(或至少降低)以上确定之一或多个问题之效 应之各种器件与发明。

发明内容
以下提出本发明之简化概述以提供本发明之一些态样的基本了 解。此概述不是本发明广泛之详细综论，也不是要确定本发明之重要 或关键组件或描述本发明之范畴。其唯一目的系以精简形式呈现一些 概念作为稍后更详细说明之引言。
一般而言，本文中所揭露的标的系针对用于形成隔离结构之技术， 使得应变系根据器件需求而被局部引发，以便提升个别晶体管组件之 效能。在某些态样中，隔离结构(例如沟槽隔离)可基于高度受应力介电
材料(highly stressed dielectric material)来形成，其中内在应力(intrinsic stress)之类型及/或大小可具体适应以对应地提升相邻晶体管组件之效 能。例如，可沉积用于填充个别隔离沟槽之适当选取的介电材料，以 引发N信道晶体管中所希望类型之应变，而具有适当内在应力之相同 或不同材料可形成于与P信道晶体管相邻之个别隔离沟槽中，以对应 地增加这些器件之电洞移动性。因此，不同晶体管类型之效能可被个 别提升，其中不同填充之隔离沟槽所提供之应变引发机制可在其它态样中有益地结合额外的应变引发源，例如应变半导体材料、受应力覆
盖层(over layer)等。
在其它态样中，高度有效应变引发机制可通过结合具有高填充能 力之广泛接受的沟槽填充技术与其它沉积技术来设置，该机制可具有 提供个别介电填充材料之高内在应力之能力。在这样的方式中，可使 用隔离沟槽之设计特定特性以便选取适当的介电填充材料。例如，对 窄的隔离沟槽而言，可使用沉积技术以提供所希望之填充能力，而适 当宽的沟槽可基于可提供个别填充材料之高内在应力的技术而被填 充。
在其它态样中，二度空间(two-dimensional)应变特性可列入考量以
便通过将相对于晶体管宽度方向与晶体管长度方向之个别隔离沟槽之 应变引发效应列入考量而局部设置所希望类型之双轴(biaxial)应变于 相邻晶体管组件之个别信道区中。因此，揭露于本文中的标的提供设 置额外应变引发源之高度弹性，而同时提供与用于形成高度縮放电路 组件之习知工艺技术或与用于提供额外的应变引发机制之其它工艺技 术的高度兼容性。
根据本文所揭露之一个示范实施例， 一种半导体器件包括第一主 动半导体区，其具有由第一沟槽隔离结构所形成的至少一个边界 (border),该第一沟槽隔离结构包含第一介电填充材料。该半导体器件 复包括第二主动半导体区，其具有由第二沟槽隔离结构所形成的至少 一个边界，该第二沟槽隔离结构包含除了该第一介电填充材料外的第 二介电填充材料，其中该第二介电填充材料具有内在应力，用于在该 第二主动半导体区中引发应变。
根据本文所揭露之另一示范实施例， 一种方法包括形成第一隔离 沟槽于半导体层中，并且用第一介电填充材料填充该第一隔离沟槽， 该第一介电填充材料具有第一类型的内在应力。此外，第二隔离沟槽 系形成于该半导体层中，且被填充有第二介电填充材料，该第二介电 填充材料具有与该第一类型的内在应力不同的第二类型的内在应力。
根据本文所揭露之又另一示范实施例， 一种方法包括形成具有第 一宽度的第一隔离沟槽于半导体层中，并且基于具有高间隙(gap)填充 能力的第一沉积技术用介电填充材料填充该第一隔离沟槽。该方法复包括形成第二隔离沟槽于该半导体层中，其中该第二隔离沟槽具有大 于该第一宽度的第二宽度。最后，基于除了该第一沉积技术外的第二 沉积技术，用具有高内在应力的第二介电填充材料填充该第二隔离沟
未齒 1曰。


本发明可参考以上说明结合附加图式来了解，其中相似的组件符 号识别相似的组件，且其中
图la至图lg系示意地图标根据示范实施例之包括不同的主动半
导体区以用于收纳个别晶体管组件之半导体器件之剖面图，其中个别 隔离结构系设置具有不同类型的内在应力，以便分别引发该主动区之
电路组件中的个别应变；
图lh至图li系示意地图标根据另外的示范实施例之半导体器件之 剖面图，其中沟槽图案化工艺系共同执行于不同主动区；
图lj系示意性地图标根据另外的示范实施例之半导体器件之剖面 图，其中可以使用三种不同类型之填充材料，以便分别调整该半导体 器件之主动区中的个别应变；
图2a系示意性地图标根据另外的示范实施例之包括不同大小隔离 沟槽之半导体器件之俯视图，其中介电填充材料可依照个别沟槽尺寸 来选取；
图2b至图2c系示意地图标根据另外的示范实施例之在各种制造 阶段期间沿着图2a之线lib至lib之剖面图2d系示意性地图标根据又另外的示范实施例之包括复数个不同 类型之内井与内部井隔离沟槽(intra well and inner well isolation trench),以便在该半导体器件之个别主动区中提供提升的双轴应变。
虽然本文所揭露之标的系易于作各种修改与替代形式，然而其特 定实施例已经由图式中的实例而显示且在文中详细说明。然而应该了 解，特定的实施例于本文中的描述并不是要限制本发明成所揭露之特 定形式，相反地，本发明系要涵盖落于本发明之精神与范畴内之所有 的修改、等效者、以及替代者，如所附之申请专利范围所定义。
具体实施例方式
以下说明本发明之各种示范实施例。为了清晰起见，没有将实际 实施方式之所有特征描述于本说明书中。当然应该了解，任何此种实 际实施例之发展，可作出许多特定实施方式的决定以实现研发者的目 标，例如遵从系统有关及商业有关的限制，而彼此之实施方式会有所 不同。此外，应该了解此种开发的努力可能是复杂且耗时的，但对受 益于本发明而在此技术领域具有通常技艺者不过是例行性的工作。
现将本发明标的参考附加的图式来说明。各种结构、系统与器件 系示意地绘示于图式中而仅供解释的目的，且不致对在此技术领域具 有通常技艺者所熟悉之本发明之细节产生模糊。然而，所加入之附加 图式系为了描述及解释本发明之示范实施例。应该了解本文所用之单 字及用语，且诠释成具有与在相关技术领域具有通常技艺者所了解之 这些单字及用语一致的意义。没有特别定义的术语或用语(亦即，不同 于在此技术领域具有通常技艺者所了解之一般及习惯上意义之定义)被 本文术语或用语之一致的用法所暗示。为了使术语或用语具有特殊意 义的程度(亦即，非熟知此技艺者所了解的意义)，此种定义将以直接且 不含糊地对术语与用语提供特殊界定之定义方式明确地在说明书中提 出。
一般而言，本文所揭露之标的系构思一种用于提供有效应变引发 机制的技术，该机制可被替代使用或额外使用于其它应变引发机制以 便提升个别晶体管组件之效能，其中高度受应力介电填充材料可被选 择性地设置于在半导体器件之个别主动区边界之个别隔离沟槽中。取 决于用于该个别隔离沟槽之不同类型之填充材料之数目，该隔离结构 可基于个别数目的制造顺序来形成，以便于该个别隔离沟槽中提供所 希望类型之填充材料，从而于该隔离结构中取得个别适合效能提升。 用于特定隔离沟槽之个别介电填充材料可依据该个别隔离结构之组态 特定考量与/或可依据将形成于该个别隔离沟槽之邻近地区之晶体管组
件之类型而选取。如众所周知，对于硅基(silicon-based)半导体材料之 标准结晶组态，亦即(100)晶面定向与个别的晶体管信道以其长度方向 沿着<110>方向而定向，该信道长度方向之拉伸应变(tensile strain)与该 信道宽度方向之拉伸应变可显著地提升电子移动性，且因此可增加该个别N信道晶体管之驱动电流能力。在另一方面，对此结晶组态而言，
沿着该信道长度方向之压縮应变(compressive strain)与沿着该信道宽度 方向之拉伸应变可显著提升P信道晶体管之电洞移动性。因此，围绕 N信道晶体管之该个别隔离信道之高度拉伸应力可显著提升其效能， 然而仅会适度负面影响P信道晶体管之效能，因为沿着该信道宽度方 向之适度高拉伸应变成份可至少部份补偿其本身沿着该P信道晶体管 之信道长度方向不需要之拉伸成份。然而，对P信道晶体管而言，非 常有效率的应变引发机制系可利用的，该机制可能在该P信道晶体管 上过度补偿个别负面影响。
例如，众所周知氮化硅在广泛接受的等离子体增强化学气相沉积 7去(plasma enhanced chemical vapor deposition, PECVD)工艺之基石出上可 提供高内在应力，其中可调整个别工艺参数以便在沉积该氮化硅材料 于给定表面时获得高拉伸应力或压縮应力。在此种工艺技术中，目前 通过已知技术而达成之压縮应力的大小相较于拉伸应力之大小一般系 明显较高，使得通过设置个别应力氮化硅覆盖层(例如接触蚀刻中止层、 个别的侧壁间隔层等等)，可提供用于P信道晶体管之高度有效机制， 而可有效补偿形成于该P信道晶体管之附近地区的拉伸隔离结构之对 应的不利影响。此外，用于引发需要类型之P信道晶体管之应变的有 效技术可以应变晶体管材料(例如硅/锗)的形式来提供，相较于N信道 晶体管，该形式可提供高效能增益，因为类似有效应变引发机制目前 可能不存在。因此，可被有效填充以提供高度的内在应力之沉积技术 为基础之隔离沟槽可结合需要高间隙填充能力之沉积技术之隔离沟槽 来设置，以便与习知工艺策略维持高度兼容性，同时仍然对至少一些 对应的晶体管组件提供显著的效能增益。
如上所述，用于适度宽之隔离沟槽之应力填充材料之设置(该设置 造成应变产生以致提升N信道晶体管之效能)可因此使N信道晶体管有 显著效能提升，从而降低相对于目前可用于P信道晶体管与N信道晶 体管之应变引发机制之效能提升之非对称性。因此，高度有效间隙填 充沉积技术，例如基于二氧化硅而以高密度等离子体环境为基础之化 学气相沉积法(CVD)工艺可用于具有关键尺寸之隔离沟槽，而已为广泛 接受之PECVD技术之用于氮化硅可结合具有较少关键设计尺寸之隔离沟槽来使用，以便于其中提供该高度应力填充材料。再者，可以使 用用于该隔离沟槽之其它设计标准，以便选取适当介电填充材料，用 于获取所需之效能增益。例如，沿着该晶体管长度与宽度方向延伸之 隔离沟槽可设置有不同类型之介电填充材料，以便对应地调整该个别 晶体管中所造成之双轴应变。
在其它例子中，适当应力填充材料可设置于个别隔离沟槽中以将 适当应力介电材料置于个别晶体管组件附近，以便个别提升N信道晶 体管与P信道晶体管之效能，其中，若额外需要，该个别填充材料的 内在应力之类型也可以该个别晶体管方向为基础而选取。例如，对上 述确定的标准结晶组态而言，可对P信道晶体管设置填充材料，该P 信道晶体管沿着该信道宽度方向引发拉伸应变，同时个别应力填充材 料可设置于那些隔离沟槽中，该等隔离沟槽可实质上沿着该晶体管长 度方向而起作用。对其它结晶组态而言，例如当该个别晶体管长度方 向可沿着该<100>方向而排列时，该应力介电填充材料所对应之设置可 相应地改变。
参考该等附加图式，现将描述另外的示范实施例，其中半导体器 件之隔离结构可以基于二或更多个图案化阶段来形成，以对个别隔离 沟槽提供二或更多不同类型之介电填充材料。
图la示意地图标包括具有形成于其上之半导体层102之基板101 之半导体器件100之剖面图。该基板101可代表任何适当载体材料， 用于在该基板101上形成该半导体层102。例如，该基板101可代表块 体(bulk)半导体基板(例如硅基板)，该半导体基板具有在其上形成之硅 基半导体材料，也就是说，半导体材料含有大约50原子百分比的硅或 更多，其中其它物种，例如锗、碳等，以及特定掺杂物种可被加入于 个别的半导体层102中。此外，该基板IOI(包含该半导体层102)可代 表绝缘层上覆硅(silicon-on-insulator, SOI)组态，其中可设置埋入的绝缘 层(图中未显示)以在垂直方向电性隔离该半导体层102。关于这方面， 应该了解，任何位置陈述，例如"在...之上(above)"、"在...之下(below)"、 "横向(lateral)"、"垂直(vertical)"、"水平(horizontal)"等应视为相对位置 信息，其中基板101之表面101S可用作为"参考"。在这样的了解下， 该半导体层102系形成在该半导体101之上。同样地，该层102可在水平方向延伸，亦即，该层102系实质平行于该表面101S。
该半导体器件IOO可复包括含有个别开口 103A之蚀刻屏蔽103， 该个别开口 103A实质上对应于形成在该半导体层102的第一部位 104A中的个别开口 102A。该等开口 102A可代表填充有适当介电材料 之个别隔离沟槽，以定义在该部位104A内的个别主动区105A。该隔 离沟槽102A可能必须填充有第一类型之介电填充材料，以便在该主动 区105A中提供所希望的应变特性。在图la所显示的实施例中，该蚀 刻屏蔽103可因此被组态以完全覆盖该半导体层102的第二部位 104B(将于其中形成第二主动层)，相较于该隔离沟槽102A，该第二主 动层系由具有不同应力特性之个别隔离沟槽所围边(border)。应该了解， 当可能需要形成该屏蔽103时，该蚀刻屏蔽103可能包括不同的材料 层，例如抗反射涂层(anti-reflective coating, ARC)等。此外，于一个示 范的实施例中，中止层106可在此制造阶段中设置，该中止层106可 由任何适当材料组成，用以控制接下来的化学机械研磨(chemical mechanical polishing, CMP)工艺，以在接下来的工艺步骤中，移除要填 入该隔离沟槽102A之任何过多的材料。在其它示范的实施例中，该中 止层106可形成于稍后的工艺阶段中，以便同样覆盖该隔离沟槽102A 之个别裸露表面部位。
如图la所示之一种用于形成该半导体器件IOO之典型处理流程可 包括以下的工艺在设置该基板101具有形成于其上的该半导体层102 后，该中止层106可取决于所用材料之类型，例如通过任何适当氧化 及/或沉积技术来形成。举例来说，在一个示范的实施例中，该隔离沟 槽102A可填充有高度受应力介电材料，例如氮化硅，在该例子中，该 中止层106可由任何适当材料构成，例如二氧化硅等，以便对接下来 CMP工艺给予可靠的控制。取决于该工艺要求，该二氧化硅材料可通 过沉积或氧化作用来形成。在其它示范的实施例中，其它介电填充材 料可用于该隔离沟槽102A，例如高度受应力二氧化硅等，而因此例如 氮化硅之任何其它适当的材料可被用于该中止层106。如之前指出的， 于其它示范实施例中，该中止层在此制造阶段可被省略，且可替代设 置任何其它适当的垫层(pad layer),或该半导体层102可直接在该蚀刻 屏蔽103的基础上图案化。下一步，该蚀刻屏蔽103可在光学微影术工艺(photolithogmphy)技术的基础上来形成，其中可提供该个别微影屏 蔽(l他ographymask)以局部包覆该部位104B，而不同的组态及/或不同 的填充材料之隔离沟槽可形成于该部位104B中。如之前指出的，该微 影工艺若需要的话，可在个别的ARC层(图中未显示)之基础上来执行， 然而在其它例子中，该蚀刻屏蔽103可以硬屏蔽方式来设置，而可在 图案化光阻层的基础上来图案化，并可在该个别硬屏蔽层图案化后而 移除。然后，蚀刻工艺116可在任何适当非等向蚀刻配方的基础上来 执行，以便将该开口 103A转移至该部位104A，其中个别的蚀刻参数 可被适当地控制以便获取所需之锥形程度、蚀刻深度等。如之前指出 的，在一些示范的实施例中，若考虑到SOI组态，则该隔离沟槽102A 可被蚀刻到对应于埋入绝缘层(图中未显示)之表面之深度。然后，可移 除该蚀刻屏蔽，且进一步的处理可通过填充该隔离沟槽102A而继续进 行。
图lb系示意地图标在更进一歩的工艺阶段中之该半导体器件 100。于此，在一个示范的实施例中，设有介电填充材料107A，而可 显现高度内在应力，也就是说，取决于内在应力所需要的大小，该材 料107A可形成于下表面上以便具有膨胀或收縮之高度倾向。例如，该 介电填充材料107A可提供高内在应力以便在该主动区105A中产生个 别的应变，而可增进形成于该主动区105A中或之上的个别晶体管组件 的效能。该填充材料107A可在任何适当沉积技术的基础上来形成，该 技术能产生内在应力需要的类型及大小。应该了解，在一些示范的实 施例中，该隔离沟槽102A可具有关键尺寸，亦即，适度窄的宽度可能 需要高间隙填充能力的沉积技术，此将会参考图2a至图2c而作更详 尽解释。在图lb所示范的实施例中，可假设填充材料107A可提供适 度高的内在应力，例如相对于下面的材料具有高膨胀倾向，而在下面 的叙述中将被称为拉伸应力。举例而言，介电填充材料107A可由具有 高拉伸应力，例如大约IO亿帕(I Giga Pascal(GPa))或明显更高之氮化 硅组成。如之前所解释的，氮化硅可通过PECVD技术来沉积，其中个 别的沉积参数(例如在沉积期间之离子轰击(ion bombardment)、沉积温 度、沉积压力、载子流动率以及反应性气体等)可被适当地选择以产生 个别的应力。特别是，该离子轰击的程度可代表用于控制该最终得到的内在应力的类型及大小之有效的工艺参数。在其它示范的例子中， 该介电填充材料107A可以例如二氧化硅之其它材料的形式来提供，而 可在沉积技术(可能结合氧化作用工艺)的基础上来形成，以便获取所需 要的内在应力程度。
应该更进一步了解，该介电填充材料107A在沉积之前或之后，可 执行额外的工艺步骤，以便调整该隔离沟槽102A相对于其电性行为之 特性。例如，特定程度的圆角(comerroimding)在某些实例中可能需要， 以便在这些角落处适度地减少个别电场，而可在氧化作用工艺的基础 上来完成。此外，如之前指出的，该中止层106可在形成该隔离沟槽 102A后及在该介电填充材料107A沉积之前而形成。在此情况，该中 止层106也可覆盖该隔离沟槽102A之内表面。
在另外的示范实施例中，可调整用于形成该填充材料107A之个别 沉积工艺，以呈现高度的不保形(non-conformality)。也就是说，在水平 的器件部位(例如该隔离沟槽102A之底部)处之沉积速率相较于实质上 垂直的器件部位(例如该隔离沟槽1.02A的侧壁)处的沉积速率系明显地 较高，从而提供加强的填充能力且同时在隔离沟槽102A内提供增加的 介电填充材料量，该隔离沟槽102A具有实质水平应力分量，因为该个 别的材料在沟槽底部处沉积较佳，而可视为该对应内在应力分量之"参 考"表面。
图lc系示意地图标在更进一步的工艺阶段中之该半导体器件100。 也就是说，该介电填充材料107A之过多材料可被移除，例如根据CMP 工艺，其中该中止层106可用于可靠地控制该个别移除工艺。举例来 说，在该CMP工艺期间，该中止层106所增加的裸露可被可靠地侦测 到且可因此指出所对应工艺之适度终点。该材料107A之任何留下来的 残余物若需要的话然后可通过高度选择性的蚀刻工艺来移除，同时该 中止层106对照该材料107A于该CMP工艺期间可具有更高的移除率。 在其它情况中，当该中止层106于该CMP工艺期间具有显著降低的移 除率时，该CMP工艺可能持续直到实质上该填充材料107A之任何不 要的部位可自该器件100之水平表面部位移除为止。因此，可获得实 质上平坦的表面构形(surface topology),仅管该隔离沟槽102A目前填 充有该填充材料107A，而可能具有高度内在应力。为了方便起见，该等被填充的隔离沟槽系同样以相同的参考数字102A来表示。
图Id系示意地图标在更进一步的工艺阶段中之该半导体器件
100。在这阶段中，可形成另外的蚀刻屏蔽108以覆盖该部位104A， 同时提供个别的图案，用于在该部位104B内形成个别的隔离沟槽 102B。如之前参考该蚀刻屏蔽103所解释的，该屏蔽108可具有任何 适当的组态，例如该屏蔽108于该个别的工艺策略需要时可包括ARC 层及/或可包括硬屏蔽材料等。此外，中止层109可形成于该半导体层 102之上，其中若前面的制造顺序没有过度损害该层106的话，该中止 层109可实质对应于该中止层106，然而，在其它示范的实施例中，该 中止层106可能已被移除，而该层109可由任何适当的材料来形成， 以便符合有关介电填充材料被填入个别隔离沟槽102B之中止需求条 件。例如，该中止层109可由二氧化硅、氮化硅或任何其它适当的材 料来组成。同样地，该中止层109可在后面的阶段中形成，其同样参 考该中止层106来描述。
关于基于蚀刻屏蔽108用来形成该隔离沟槽102B之工艺顺序，应 用如前面参考该蚀刻工艺109所解释的相同准则。
图le系示意地图标具有用于填充该个别隔离沟槽102B之介电填 充材料107B之该半导体器件100。在所示的实施例中，该介电填充材 料107B可被提供作为具有不同类型的内在应力的填充材料，例如该材 料107B相对于下面的沉积表面可具有收縮的倾向，而在下文中可称为 压縮应力(compressive stress)。如之前解释的，氮化硅可伴随高度压縮 应力而沉积，其中大小可在1.5至2Gpa的范围内，甚至更大。在其它 示范的实施例中，该材料107B可代表具有高度压縮应力之二氧化硅材 料。在一些示范的实施例中，该介电填充材料107B相对于该介电填充 材料107A不仅可在内在应力之类型上不同，而且也可在材料组成份上 不同。此外，该材料107B可在例如PECVD、高密度等离子体CVD等 之任何适当的沉积技术之基础上来形成，其取决所需之材料类型及内 在应力而定。此外，在一些示范的实施例中，该介电填充材料107B可 以高度非保形方式来沉积，亦即，该垂直沉积速率相较于该水平沉积 速率可能明显地较少，从而提供高度"水平"应力。
图lf系示意地图标移除该材料107B之过多材料后的半导体器件100，其可通过使用该中止层109在CMP及/或蚀刻的基础上来完成， 用于可靠地控制该个别的移除过程，如之前参考该中止层106所解释 的。之后，该中止层109所残留的部位可在已为大家接受的选择性蚀 刻工艺来移除。因此，个别应变110A可由该隔离沟槽102A所定义之 主动区105A内来引发，而个别不同类型之应变110B可能由于该个别 的隔离沟槽102B而在该主动区105B中引发。例如，对于上述内在应 力于该隔离沟槽102A、102B中所确认过的定义，该对应引发应变110A 可被指示为压縮应变，对标准的硅结晶组态而言，其可能造成P信道 晶体管之对应的效能提升。也就是说，图lf之水平方向可代表该信道 长度方向，而使得该对应的"压縮"应变110A可沿着该信道长度方向 作用，从而在该主动区105内增加该电洞移动性。同样地，该应变110B 可标示为拉伸应变，该应变可造成电子显著的移动性提升。然而应该 了解，当该半导体层102之结晶组态不同于标准的组态时，可使用其 它的应变"组态"。
图lg系示意地图标在更进一步的工艺阶段中之该半导体器件 100。于此，个别的晶体管组件120A、 120B均形成该个别的主动区 105A、 105B之中和之上。该晶体管120A因此包括具有实质应变110A 之信道区121A,以便适度提升该信道区121A中之该电荷载子移动性。 同样地，该晶体管120B包括具有该应变110B之该信道区121B，用于 个别提升其中对应的电荷载子移动性。因此，该晶体管120A、 120B 之驱动电流能力可通过在该个别的隔离沟槽102A、 102B中提供不同 类型之受应力介电填充材料而可被个别调整。应该了解，该晶体管120A 及/或该晶体管120B中之该应力隔离沟槽102A、102B所提供之该应变 引发机制可用额外的应变引发机制来补充，举例来说，使用例如硅/锗、 硅/碳之嵌入式应变半导体材料，该材料根据器件需求可被设置于个别 的汲极和源极区122A、 122B中。此外或选择地，对应的受应力覆层 (overlayer)可设置于该晶体管120A、 120B之其中一者或两者，该受应 力覆层系以个别的接触蚀刻中止层123A、 123B之形式来显示，其可 在形成个别的接触开口期间用要被提供用于嵌入该晶体管120A、 120B 之介电材料而附加地被用作为蚀刻中止层。
参考图lh，现将描述另外的示范实施例，该图案化个别的隔离沟槽之工艺可基于共同的蚀刻工艺上来完成，然而提供之个别介电填充 材料可根据于附加的图案化工艺，以便对该个别的隔离沟槽提供不同 类型的填充材料。
于图lh中，该半导体器件100包括填充有该介电材料107A之该
个别的隔离沟槽102A、 102B，其中中止层106也可以形成于该个别的 沟槽102A、 102B内，以便在该后续的工艺期间也可扮演蚀刻中止层。 该材料107A可被提供作为高度受应力填充材料，以便在该主动区105A 内提供该增强的应变特征，其如之前所解释的。此外，可设置蚀刻屏 蔽lll以包覆对应于该半导体层102之部位104A的一部份之该半导体 器件100，而裸露对应于该半导体部位104B之部份。
如示于图lh之该半导体器件IOO可根据以下的工艺来形成。在设 置该基板101具有形成于其上的该半导体层102后，可根据习知的微 影屏蔽来执行个别的图案化工艺，以通过任何适当的图案化工艺来共 同定义该隔离沟槽102A、 102B。其后，该中止层106可通过任何适当 沉积或氧化工艺来形成，其取决于所用的材料类型而定。举例来说， 当该材料107A实质上由氮化硅组成时，该中止层106可由二氧化硅构 成。接着，该填充材料107A可根据任何适当的沉积技术来沉积，以便 提供该内在应力所需的类型。其后，该屏蔽111可例如通过光学微影 术来构成，其中，当受应力材料根据P井区与N井区所对应的特征系 需要时，习知的微影屏蔽可被用来作为屏蔽亦可用于定义P井区与N 井区。在其它示范的实例中，可形成该屏蔽lll，以便裸露任何需要器 件部位，在裸露的器件部位中，该个别隔离沟槽102B可接受不同类型 之介电填充材料。接着，可执行选择性的蚀刻工艺112，以便移除该材 料107A所裸露的部位，其中该中止层106可扮演为有效的蚀刻中止层。 因此，该蚀刻屏蔽111可被移除，并且适当的第二介电填充材料(例如 该填充材料107B)可在任何适当的技术基础上而沉积，以便如之前解释 的提供在该隔离沟槽102B内所需类型之应力。其后，该第二类型之材 料和该材料107A之过多材料如之前解释过的可通过CMP及/或蚀刻来 移除。结果，在这样的工艺方式中，不同的受应力介电填充材料也可 对该个别隔离沟槽102A、 102B以高度局部方式来设置。其后，进一 步的处理可如之前描述过的参考图lg而继续。参考图li，现在将说明另外的示范实施例，其中形成相邻主动区 以用于不同导电类型之晶体管，使得即使在该等相邻主动区间之共同 交界处亦设有不同类型之受应力隔离沟槽。
在图li中，该半导体器件100包含以相邻区域之形式而形成之主
动区105A、 105B，亦即，该区域105A、 105B被视为没有任何主动区 设置于其间之相邻主动区。为了这个目的，如之前所描述的，该主动 区105A在它的周边处可具有该隔离沟槽102A，同时该主动区105B 在它的周边处可具有该隔离沟槽102B。此外，在标示为113之内部边 界处(其可视为"内井(intra well)"隔离结构)可提供个别的隔离沟槽 102C、 102D，该隔离沟槽102C、 102D填充有分别对应于该隔离沟槽 102A与102B的内在应力之介电填充材料。宽与窄之内井和内部井 (inner well)沟槽所对应的配置将参考下面的图2a至图2c来描述。此外， 对应的"非主动区(inactive)"可形成于该隔离沟槽102C、 102D之间，其 中该非主动区114可代表部份之该半导体层102或可以任何其它适当 材料之形式来设置(取决于工艺策略)。如之前描述的，该沟槽102A、 102C可用共同的工艺来形成及填充，并且同样地，该沟槽102D、 102B 可用共同的工艺来形成及填充。另一种方式，该等沟槽102A、 102B、 102C、 102D可用共同的蚀刻工艺来形成，且该填充可根据如以上描述 的参考图lh之工艺顺序来完成。因此，即使对不同导电类型之相邻导 电体组件，个别效能增益可通过分别设置对应受应力隔离沟槽102A、 102C以及102B、 102D而获得。
图lj系示意地图标根据类似于图li之实施例之另外的示范实施例 之该半导体器件100，然而其中第三类型之介电填充材料可提供用于该 器件100中的一或多个隔离沟槽。在显示于图lj的实施例中，该个别 隔离沟槽102A、 102B可如之前描述在任何先前的实施例中而设置， 然而，可附加设置标示为102E之进一步类型的隔离沟槽，该隔离沟槽 可填充不同类型之介电填充材料。在一个说明的实施例中，该个别主 动区105A、 105B可代表相邻主动区且有由该隔离沟槽102E所代表的 内部边界。因为该主动区105A、 105B可能需要不同类型的内在应力 于该隔离沟槽102A、 102B中，该沟槽102E可被设有较"中性的(neutral)" 介电填充材料，以不过度负面影响该主动区105A与该主动区105B两者。举例而言，该隔离沟槽102E可填充有低内在应力的适当介电材料，
例如二氧化硅、氮化硅等，然而沟槽102A、 102B可于其中形成高度 受应力介电材料，例如氮化硅、二氧化硅等。为了这样的目的，可采 用额外的微影步骤，以便个别图案化该隔离沟槽102E，如例如参考图 la至图1g对该隔离沟槽102A、 102B所描述的。在其它的情况，该附 加的微影歩骤可用于选择性地自该沟槽102E中移除任何不要的填充材 料，以便最终提供所需类型之填充材料，如例如参考图lh所描述。因 此，可提供高度有效应变引发机制用于形成于共同井区上的晶体管组 件，然而不同类型的井区可接受不同的受应力隔离沟槽。在另一方面， 需要不同类型之应变之相邻主动半导体区可被该隔离沟槽102E所分 开，该隔离沟槽102E具有第三类型的介电填充材料，用于适度缓冲该 相邻的半导体区上之任何不要的相互影响。
参考图2a至图2d，现将描述另外的示范实施例，其中当对个别隔 离沟槽选择特定类型之受应力填充材料时，该隔离沟槽之导电性设计 差异的类型以及其方向性可附加或选择方式列入考量。如之前解释的， 具有高间隙填充能力之有效沉积技术可在习知工艺技术中得到，然而， 其中该介电填充材料之个别内在应力可能不会有效率地实行。例如， 在习知上对二氧化硅使用高密度等离子体沉积工艺，甚至窄的隔离沟 槽也可被可靠地填充，然而，其中该生成的应力可能不适用于提供所 需要的效能提升。
当对个别的隔离沟槽选择适当的受应力介电填充材料时，相对于 晶体管宽度方向和晶体管长度方向之隔离沟槽的个别取向可被列入考 量。例如，对标准的结晶组态而言，亦即，(100)晶面取向及沿着该<110> 方向所指向之晶体管长度方向，P信道晶体管之效能可通过在该晶体管 长度方向与该晶体管宽度方向设置不同受应力隔离沟槽而显著地提 升。
图2a系示意地图标包括例如硅基层等之半导体层202之半导体器 件200之俯视图。该半导体层202可包括复数个主动半导体区205A、 205B、 205C、 205D、 205E，而可通过个别的沟槽隔离结构202A、 202B 来边界。例如，该主动区205A可代表N井区，复数个进一步的主动 区(例如该等区205C、 205D)在该个别隔离沟槽202B的基础上可被定义于该N井区中，该个别隔离沟槽202B可视为内部井隔离沟槽。同 样地，该主动区205B可代表例如P井，该P井也可包括一个或多个更 小的主动区，例如该区205E，该区205E可通过个别内部井隔离沟槽 202B来边界。在所显示的实施例中，该隔离沟槽202B对照该隔离沟 槽202A的沟槽宽度具有较小的沟槽宽度，该隔离沟槽202A(于图解的 实施例中)可作为该主动区205A与205B间之内井交界。然而应该了解， 对应的内部壁隔离沟槽相较于该隔离沟槽202A也可增加宽度尺寸。
如之前所说明的，个别的N信道晶体管可能必须在该主动区205B 内形成，其中在该主动区205B中的高拉伸应变可显著提升形成于其中 之该个别晶体管之效能。因此，该个别隔离沟槽202A可填充有适当的 受应力介电填充材料，以便获取在该主动区205B中所需类型的应变。 如之前解释的，已为大家接受的沉积技术系可用于形成具有高内在应 力之氮化硅，然而，其中目前被接受的PECVD技术对照已为大家接受 的高密度等离子体氧化物沉积工艺可能遭受到间隙填充能力的降低。 因此，该适度窄的隔离沟槽202B可在提供高间隙填充能力的沉积技术 的基础上来形成，然而该隔离沟槽202A可在PECVD工艺的基础上来 形成，以便对该对应的介电填充材料提供高的内在应力。
图2b系示意地图标在早期制造阶段中根据图2a的线lib至lib之 半导体器件200的剖面图，在此制造阶段仍然形成对应的隔离沟槽 202B。在这样的制造阶段下，该器件200包括形成于基板201上之该 半导体层202，该基板201可代表任何适当的载体材料，亦如同样参考 该基板101所描述的。此外，该隔离沟槽202A系形成该半导体202内， 以便将该主动区205A与205B分隔开来。再者，这样的制造阶段下， 受应力的介电填充材料207B可形成于该半导体层202之上，以便实质 地完全填充该隔离沟槽202A。中止层206至少可形成于该半导体层202 之水平表面部位，然而，在一些示范的实施例中，该中止层206也可 被形成该隔离沟槽202A内。在一个示范的实施例中，该受应力介电填 充材料207B可由氮化硅组成，然而该中止层206可由二氧化硅组成。
如示于图2b中，用于形成该半导体器件200之典型工艺可包括如 之前相关于该器件100说明之类似的工艺技术。也就是说，该隔离沟 槽202A可在适当的微影工艺之基础上而图案化，随后通过适当的沉积工艺，例如PECVD工艺和适当的工艺参数，以便获取所需类型的内在
应力。在图2a与图2b所显示的实施例中，可选取该填充材料207B的 内在应力，以便在该主动区205B中引发个别的拉伸应变，从而提升如 之前所解释的N信道晶体管之效能。之后，可例如根据CMP而移除该 层207B之任何过多的材料，其中该中止层206可用于可靠地控制该个 别的移除工艺。然后，可在适当的选取微影屏蔽的基础上来执行进一 歩图案化的顺序，以便定义具有该降低尺寸的个别隔离沟槽202B。接 下来，该对应的隔离沟槽202B可被填充适当的介电填充材料，例如在 具有高间隙填充能力之沉积技术的基础上形成的二氧化硅、例如高密 度等离子体的基础上之CVD、在TEOS的基础上之次大气CVD工艺 等。然后，任何过多的材料可根据个别的中止层而移除，如之前同样 参考该器件100所解释的。
图2c系示意地图标在上述工艺顺序后之该半导体器件200。因此， 该器件200包括填充有适当填充材料之该隔离沟槽202B，例如二氧化 硅，其实质上没有任何孔隙(void)，然而，该隔离沟槽202A中的高度 受应力材料提供在该主动区205B内所需类型的应变。在该所示的实施 例中，该主动区205B可代表P井区，其中个别拉伸应变可能对任何形 成于该主动区205B之中与之上的N信道晶体管产生电子移动性的增 加。如之前解释的，该应力于该隔离沟槽202A中相对于该相邻主动区 205A之任何负面的影响，可能较不重要，因为高度有效的应变引发机 制对P信道晶体管系可用的，从而有效地对任何负面影响过度补偿。
此外，应该了解，上述工艺顺序也可用不同的顺序来执行，其中 该隔离沟槽202B可先形成，并且接着可制造该高度受应力隔离沟槽 205A。在其它示范的实施例中，该沟槽202A、 202B可在共同的微影 屏蔽和共同的蚀刻工艺的基础上来图案化(类似于习知工艺策略)，并且 之后所填入之该个别介电填充材料可根据附加的微影步骤用以自该等 隔离沟槽之其中一者选择性地移除不要的介电填充材料，如同样参考 图lh所描述的。
图2d系示意地图标根据另外的示范实施例之该器件200之俯视 图。该器件200可包括复数个主动半导体区205A，该等主动半导体区 205A可代表N井区，用于形成其中个别的P信道半导体。同样地，可设置复数个主动区205B，该等主动区205B可代表P井区，用于形成 其中个别的N信道晶体管。该等不同的主动半导体区205A、 205B可 由个别的隔离沟槽202A、 202B、 202C来交界，举例来说其中具有縮 小宽度的隔离沟槽可被标示为沟槽202B，而相较于该沟槽202B而增 加宽度的沟槽可被标示为沟槽202A及202C。两者类型的沟槽，亦即 具有縮小宽度与较大宽度的沟槽可被用作为内部壁或内壁边界，其取 决于该器件组态。例如，该隔离沟槽202A可被视为宽的内部井沟槽， 而该隔离沟槽202C可被视为宽的内部井沟槽。在一个示范的实施例 中，该窄的隔离沟槽202B可被填充适当的材料，该材料可在提供高间 隙填充能力之沉积技术的基础上来沉积，如前面之说明。在另一方面， 该宽的隔离沟槽202A、 202C可包括高度受应力介电填充材料，其中 在一个示范的实施例中，该个别隔离沟槽202A、 202C相对于晶体管 长度方向230与晶体管宽度方向231之相关方向也可列入考量。也就 是说，在所显示的范例中，该隔离沟槽202C(其标示为(H)，而另一个 标示为(V)之其中一者)可填充有不同内在应力之材料。举例来说，该区 域205A可代表用于形成P信道晶体管其上及其中之N井区，而可能 需要相对于该方向230与231之不同类型的应变。例如，对标准的组 态而言，其中该长度方向230实质上系沿着该<110>结晶方向而定向， 压縮应变可能显著地提升该电洞移动性，而沿着该宽度方向231之对 应拉伸应变也可能促进电洞移动性之增加。因此，该隔离沟槽202C(V) 可由沿着该方向230而产生所需的压縮应变之介电填充材料构成，然 而该隔离沟槽202C(H)可包括具有不同类型的内在应力之介电填充材 料，该不同类型的内在应力沿着该方向231产生对应的拉伸应变。
在另一方面，在这样的器件组态下，该个别隔离沟槽202A可包括 沿着该长度方向230与沿着该宽度方向231而产生个别拉伸应变210B 之介电填充材料。如之前解释的，具有该拉伸应变引发介电填充材料 之该水平及垂直隔离沟槽202A的任何负面影响可被接受，因为其它的 应变引发机制对P信道晶体管系可以利用的。举例来说，若该N井205A 可包括一个或多个内部井隔离沟槽(如该等沟槽202C)，则个别组态可 如上所述被选取用于水平与垂直隔离沟槽组件，以便显著提升由该等 个别隔离沟槽202C所围住的P信道晶体管之效能。在其它情况，可使用用于P信道晶体管之附加的应变引发来源，例如高度受应力叠层、 应变半导体材料等。
应该了解，若适当的沉积技术可用于可靠地填充所对应的沟槽， 同时却提供实质上无孔隙之填充行为，则一种用于对沿着该长度方向
230与该宽度方向231所取向之隔离沟槽而提供不同类型的内在应力 的对应模式也可以被应用到窄宽度沟槽202B。
如显示于图2d之该半导体器件200可根据如之前所述参考该器件 100与参考图2a至图2c之工艺技术而形成。然而，可采用附加的微影 步骤以便提供在不同定向之隔离沟槽间辨识的可能性。在一个示范的 实施例中，具有高宽度的该内井隔离沟槽202A可在高度受应力填充材 料的基础上来形成，该高度受应力填充材料在个别主动区中引发该个 别拉伸应变210B(例如区域205B)，并且在相同的工艺顺序中，也可形 成该内部井隔离沟槽220C(H)以提供该个别应变成份210B，同时该内 在井隔离沟槽202C(V)可在不同的工艺顺序中形成，该工艺顺序系使用 不同类型之应力的高度受应力介电填充材料以便提供所需的压缩应变 成份210A。此外，在进一步不同的工艺顺序中，该窄宽度隔离沟槽202B 可在提供所需间隙填充能力之沉积技术的基础上来形成。应该了解， 用于形成该不同类型之隔离沟槽202A、 202B及202C之不同工艺顺序 可根据包括各类型之隔离沟槽之个别的微影、蚀刻以及移除工艺顺序， 然而，在其它的情况， 一个或多个该等隔离沟槽可在共同的微影和蚀 刻工艺中而形成，而该对应填入的该等受应力介电填充材料可根据如 之前所述的不同之微影屏蔽。应该进一步了解，该个别隔离沟槽202A、 202B、以及202C之受应力填充材料的类型可在该半导体层202之该给 定的结晶组态的基础上来选取，以便在不同结晶方向之该电荷载子移 动性所对应之结晶特性列入考量。同样地，若需要P信道晶体管增加 效能，可形成该隔离沟槽202A以便于个别长度方向230提供高度压縮 应变，而个别的隔离沟槽202A实质上系该应变成份在该宽度方向之可 被设置的主因，以便引发对应的拉伸应变成份。
因此，本文所揭露之标的提供一种用于形成隔离沟槽之技术，该 技术可包含不同程度的内在应力以便提升至少一种类型之晶体管组件 之效能，例如N信道晶体管。此外，本文所揭露之标的系通过提供不同类型的内在应力而提供用于边界个别主动半导体区之个别适应该隔 离沟槽的可能，以便在不同的主动半导体区中引发需要类型的应变。 为了此目的，该图案化工艺或用于填入对应的介电填充材料之工艺可 以局部不同之方式来执行，以便得到不同内在应力之隔离沟槽。局部 形成该个别隔离沟槽所对应的顺序可对超过两个不同类型之隔离沟槽 来执行，从而对个别主动半导体区之个别适应该应变特征提供了高度 的弹性。因此，可与习知技术达成高度兼容性，因为可使用广为大家 接受的图案化和沉积技术。此外，本文所揭露之标的系与其它应变引 发机制高度兼容，该机制在稍后的制造流程阶段中实行。
以上所揭示之特定实施例仅供示范而已，本发明可以不同但等效 之方式而作修改及实行，该等方式对在此技术领域且受益于本文之教 示而具有通常技艺者系显而易见的。例如，上面提出之工艺歩骤可用 不同顺序来执行。此外，本文所示的结构或设计之细节系没有限制的， 除了如以下之申请权利范围所述。因此，上面所揭露之特定实施例可 改变或修改系显而易见的，并且所有此种变化均视为在本发明之范畴 及精神内。于是，本文所寻求的保护系如以下的申请权利范围所述。
权利要求
1、一种半导体器件(100)，包括第一主动半导体区(105A)，具有由第一沟槽隔离结构(102A)所形成的至少一个边界，该第一沟槽隔离结构包含具有第一类型的内在应力的第一介电填充材料(107A)；以及第二主动半导体区(105B)，具有由第二沟槽隔离结构(102B)所形成的至少一个边界，该第二沟槽隔离结构包含第二介电填充材料(107B)，该第二介电填充材料(107B)具有与该第一类型的内在应力不同的第二类型的内在应力。
2、 如权利要求1所述的半导体器件(IOO)，其中，该第一沟槽隔离结 构(102A)的沟槽宽度小于该第二沟槽隔离结构(102B)的沟槽宽度。
3、 如权利要求2所述的半导体器件(100)，进一步包括第三沟槽隔离 结构(102C)，具有大于该第一沟槽宽度的第三沟槽宽度，该第三 隔离结构(]02C)包括第三介电填充材料，相较于该第二隔离结构 的该内在应力，该第三介电填充材料具有不同类型的内在应力。
4、 如权利要求1所述的半导体器件(IOO)，进一步包括形成在相邻于 该第一主动半导体区(105A)与该第二主动半导体区(105B)两者的 第三隔离结构(102C)，该第三隔离结构包括第三介电填充材料， 该第三介电填充材料的内在应力的量小于该第一与第二内在应力 的量。
5、 如权利要求1所述的半导体器件(IOO)，进一步包括形成在该第一 主动半导体区(105A)中的第一晶体管(120A)以及形成在该第二主 动半导体区(105B)中的第二晶体管(120B)，该第一与第二晶体管 (102A、 102B)在导电类型与晶体管组态的其中至少一者上不同。
6、 如权利要求1所述的半导体器件(100)，进一步包括一个另外的沟槽隔离结构(102C)，用以形成该第二主动半导体区(105B)的另外 的边界，该边界相对于由该第二隔离结构G05B)所形成的该至少 一个边界成正交定向，相较于该第二介电填充材料，该一个另外 的隔离结构(102C)包括具有不同类型的内在应力的介电填充材 料。
7、 一种方法，包括在半导体层(102)中形成第一隔离沟槽(102A); 用第一介电填充材料(107A)填充该第一隔离沟槽(102A)，该第一介电填充材料具有第一类型的内在应力； 在该半导体层G02)中形成第二隔离沟槽G02B);以及 用第二介电填充材料(107B)填充该第二隔离沟槽(102B)，该第二介电填充材料具有与该第一类型的内在应力不同的第二类型的内 在应力。
8、 如权利要求7所述的方法，进一步包括在该第一与第二隔离沟槽 (102A、 102B)之间形成第三隔离沟槽(102C)，并且用第三介电填 充材料填充该第三隔离沟槽(102C)，该第三介电填充材料的内在 应力的量小于该第一与第二内在应力的量。
9、 如权利要求7所述的方法，其中，在形成该第二隔离沟槽(102B) 之前，先形成以及填充该第一隔离沟槽(102A)。
10、 如权利要求7所述的方法，其中，在共同的蚀刻工艺中形成该第 一与第二隔离沟槽(102A、 102B)。
11、 如权利要求7所述的方法，其中，该第一与第二隔离沟槽(102A、 102B)实质上彼此垂直定向的。
12、 如权利要求7所述的方法，其中，该第一隔离沟槽(102A)具有第 一宽度，而该第二隔离沟槽(102B)具有大于该第一宽度的第二宽
13、 如权利要求12所述的方法，进一步包括在该半导体层(]02)中形 成第三隔离沟槽(102C)，该第三隔离沟槽(102C)具有大于该第一 宽度的第三宽度，并且用第三介电填充材料填充该第三隔离沟槽 (102C)，相对于该第二介电填充材料的高内在应力，该第三介电 填充材料具有不同类型的高内在应力。
14、 如权利要求13所述的方法，其中，形成该第二与第三隔离沟槽 (102A、 102B)包括将该第二与第三隔离沟槽(102A、 102B)定向从而实质上彼此垂直。
15、 如权利要求12所述的方法，其中，在形成该第一与第二隔离沟槽 (102A、 102B)的其中一者前，先形成和填充该第一与第二隔离沟 槽(102A、 102B)的其中另一者。
16、 如权利要求12所述的方法，其中，填充该第二隔离沟槽(102B) 包括执行该第二沉积技术作为非保形沉积工艺，以相较于该第二 隔离沟槽(102B)的侧壁而在该沟槽底部处获得较高的沉积速率。
全文摘要
通过基于不同的工艺顺序形成不同类型的内在应力的隔离沟槽(102A、102B)，可调整相邻之主动半导体区(105A、105B)之应变特性，以得到整体器件效能。例如，包括压缩与拉伸应力之高度受应力介电填充材料(107A、107B)可被适当地设置于个别隔离沟槽(102A、102B)中，以便对应地适应个别信道区(121A、121B)之电荷载子移动性。
文档编号H01L21/762GK101536175SQ200780040260
公开日2009年9月16日 申请日期2007年9月24日 优先权日2006年9月29日
发明者C·施万, F·维尔贝莱特, J·布鲁姆奎斯特, K·罗梅罗, M·福斯伯格, M·霍斯特曼, P·亚沃尔卡, S·贝耶尔 申请人:先进微装置公司