一种阵列基板、驱动方法、显示面板及显示装置与流程

本发明涉及显示技术领域，尤其是涉及一种阵列基板、驱动方法及其显示面板以及显示装置。

背景技术：

液晶显示器是目前常用的平板显示器，其中薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，简称TFT-LCD)是液晶显示器中的主流产品。基于消费者对高开口率、宽视角等性能的要求，平面开关技术(In-plane switch，简称IPS)、边缘场切换开关技术和(Fringe Field Switching，简称FFS)等技术逐渐成为主流。平面开关技术或边缘场切换开关技术通过位于薄膜晶体管阵列同一侧的像素电极和公共电极之间所产生的平行电场或边缘电场，使液晶盒内的液晶分子产生旋转转换，从而提高了平面取向系液晶工作效率并增大了透光效率，可以提高TFT-LCD画面品质，具有宽视角、高开口率、低响应时间等优点。

采用平面开关技术的显示面板的阵列基板的典型结构包括衬底基板、衬底基板上形成的横纵交叉围设形成多个像素单元的数据线和栅线，每个像素单元中包括开关元件、像素电极和公共电极。同一行所有子像素的公共电极相互连接，公共电极通常都采用氧化铟锡(ITO)制作而成。而ITO的电阻率较大，因此由ITO形成的公共电极的电阻很大，由此带来的信号延迟会在一定程度上影响显示器的画面品质。为了改善公共电极电阻较大带来的画面品质降低的问题，现有技术中通过一条位于像素列之间的公共电极引线3将同一列的子像素连接起来。如图1所示，栅极金属线1与数据线2交叉形成各个子像素区域，栅极金属线电连接同一行各子像素，数据线电连接同一列各子像素，公共电极引线3与数据线相邻，同处于两列子像素之间的刻缝中，且公共电极引线3电连接同一列各子像素。由于公共电极引线3与数据线2均位于像素列之间的同一刻缝中，距离较近，相互之间产生较大的耦合电容，带来功耗的增加，同时也影响显示质量，另外，工艺上将两条线制作在同一刻缝中，在保证上层走线的平坦度方面带来一定难度，也 有过孔短路的风险。

触控屏包括外挂式触控屏和内嵌式触控屏。外挂式触控屏与显示面板分开制造然后通过组装的方式制作在一起，这样的制作流程势必增加显示屏的厚度，并且由于增加了若干层透明玻璃或薄膜，显示透光率以及对比度也会明显下降，制作成本又会上升。而触控屏，直接将TP集成到显示面板内部，减少了加工流程、节省了若干玻璃或薄膜等物料，使其制作成本低、透光率较好、模组厚度较薄。所以，将触控结构集成于显示结构内已经成为显示技术领域的一个大趋势。

图2为一种内嵌式触控显示屏的结构示意图，此种显示屏的将采用IPS或FFS技术显示面板的公共电极4复用为自容触控电极，每一个触控电极通过一条公共电极引线5电连接至像素阵列外的驱动电路。公共电极引线5与数据线6均位于子像素列之间，相互之间产生较大的耦合电容，带来功耗的增加，同时也影响显示质量；另外工艺上增加难度，带来短路的风险。

技术实现要素：

鉴于以上问题，本发明提供一种阵列基板，包括：多个子像素列，每个子像素列包括多个子像素，每个子像素包括像素电极和公共电极与薄膜晶体管；多条数据线，每条数据线连接于同一列子像素；以及多条公共电极引线；

阵列基板包括至少一个由相邻的两个所述子像素列组成的子像素列组合，分别连接于所述子像素列组合中相邻的两个子像素列的两条数据线位于所述子像素列组合中相邻的两个子像素列之间，所述公共电极引线位于所述子像素列组合与跟所述子像素列组合相邻的子像素列之间；

位于所述子像素列组合中相邻的两个子像素列中的子像素采用不同导电特性的薄膜晶体管。

相对应，本发明还提供一种显示面板，包括以上所述的阵列基板。

此外，对应上述显示面板，本发明还提供一种显示装置，包括以上所述的显示面板。

对应于上述显示面板，本发明还提供一种显示面板的驱动方法，用于驱动本发明提供的上述显示面板。本驱动方法包括：

在对同一行子像素的扫描期间对连接此行所述子像素的所述栅极线分时/分次施加高电平与低电平。

在采用所述高电平的时间段依次对连接N型薄膜晶体管的所述数据线施加显示信号；在采用所述低电平的时间段依次对连接P型薄膜晶体管的所述数据线施加显示信号。

本发明还提供一种阵列基板的制作方法，所述阵列基板包括多个子像素列，每个子像素列包括多个子像素，所述多个子像素列包括至少一个由相邻的两个子像素列组成的子像素列组合，所述阵列基板的制作方法包括：

形成多个薄膜晶体管与多条数据线，所述多条数据线中包括至少一组数据线组合，所述数据线组合包括两条数据线，分别对应于所述子像素列组合中两个子像素列的两条数据线位于所述两个子像素列之间，连接于所述子像素列组合中一子像素列中子像素的薄膜晶体管采用N型薄膜晶体管，连接于所述子像素列组合中另一子像素列中子像素的薄膜晶体管采用P型薄膜晶体管；

形成多条公共电极引线，所述多条公共电极引线位于所述子像素列组合跟与其相邻的子像素列之间。

与现有技术相比，本发明将与公共电极相连的金属走线单独制作在一条刻缝中，与数据线错开设置，减小了金属走线与数据线之间的耦合作用，从而减小了由此耦合带来的功耗。在结构上也可避免数据线与金属走线的短路以及下层金属线对上层金属线平坦度的影响。此外，不同导电特性薄膜晶体管的设置也减小了紧邻设置的数据线之间的电容耦合及其带来的额外功耗，有助于提高显示质量、减小整体功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中增加金属走线连接公共电极的线路排布示意图；

图2为现有技术中增加金属走线连接触控电极的线路排布示意图；

图3a为本发明一实施例中像素电极、薄膜晶体管与数据线的连接示意图；

图3b为本发明一实施例中公共电极与公共电极引线的连接示意图；

图4a为现有技术中数据线与数据驱动电路的连接示意图；

图4b为现有技术中数据驱动电路输入数据线的显示信号的时序图；

图5a为本发明实施例中数据线与数据驱动电路的连接示意图；

图5b为本发明实施例中数据驱动电路输入数据线的显示信号的时序图；

图6a为本发明另一实施例中公共电极与公共电极引线的位置关系示意图；

图6b为本发明另一实施例中像素电极、数据线、公共电极与公共电极引线的位置关系示意图；

图7a为本发明另一实施例中数据线与数据驱动电路的连接示意图；

图7b为本发明另一实施例中数据驱动电路输入数据线的显示信号的时序图；

图8为本发明提供的显示面板的示意图；

图9为本发明提供的显示装置的示意图；

图10为制备所述阵列基板方法第一步骤；

图11为制备所述阵列基板方法第二步骤；

图12为制备所述阵列基板方法第三步骤；

图13为制备所述阵列基板方法第四步骤；

图14为公共电极引线与源、漏极以及数据线同层制作的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

本发明一实施例提供一种阵列基板10，如图3所示，采用公共电极引线连接同一列公共电极，且此公共电极引线与数据线错开设置。首先，参照图3a，阵列基板10上多条栅极线11与多条数据线12交叉形成各子像素区域，每条数据线12通过薄膜晶体管14与一列子像素相连。

以子像素15a与子像素15b所在的两个子像素列为例，子像素15a与子像素15b所在的两个子像素列组成一个子像素列组合19，两个子像素列对应的数据线12a、12b均位于两个子像素列之间。公共电极引线13位于此子像素列组合19与15c所在子像素列之间。公共电极引线13两侧的子像素列对应的公共电极16均连接于此公共电极引线13上，如图3b所示。15a所在子像素列中的子像素均通过N型薄膜晶体管(箭头向下)与同一数据线12a相连，15b所在子像素列中的子像素均通过P型薄膜晶体管(箭头向上)与同一数据线12b相连。

需要说明的是本发明实施例不限定阵列基板10上所有子像素均组成以上所述的子像素列组合，只要具有一个如上所述的子像素列组合，均在本发明保护范围内。如15c、15d所在子像素列，其对应的数据线均位于子像素列的一侧，两个子像素列之间只有一条数据线。

图4a为现有技术中阵列基板的数据驱动电路，与数据线相连的多路复用电路(Demux电路)如图4所示的20a、20b版块，Sa1～San为与20a连接的数据线，Sb1～Sbn为与20b连接的数据线，以此类推。CK1～CKn为时钟信号线，IC为驱动芯片18。多路复用版块20a包括薄膜晶体管211～21n，薄膜晶体管211～21n一端分别连接于数据线Sa1～San，薄膜晶体管211～21n的另一端相互电连接，并通过通过一条导线与驱动芯片18连接。薄膜晶体管211～21n的栅极分别电连接与时钟信号线CK1～CKn。

图4b为对应上述驱动电路的信号序列图，以一行具有8个子像素为例，一行子像素扫描期间，栅极线始终给高电平(VGH)，整行子像素打开，驱动芯片按照时序依次给出信号Sga1～Sga8，通过时钟信号与多路复用电路20a的配合，向数据线Sa1～San输入显示信号，在同一行中的相邻的子像素依次被充电，同时公共电极随着显示信号电压的变化，被施加相应的电压，以达到像素电极与公共电极之间所需的显示电压。由于公共电极引线13与数据线紧邻，两者之间产生耦合电容，从而增加额外的功耗。

本实施例提供一种驱动方法，以图5a～图5b为例详述。图5a为本实施例中阵列基板的数据驱动电路，与数据线相连的多路复用电路(Demux电路)如图5a所示的30a、30b版块，Sc1～Scn为与30a连接的数据线，Sd1～Sdn为与30b连接的数据线，以此类推。Sc1与Sc2紧邻，均位于两个子像素列之间，Sc3与 Sc4紧邻，均位于两个子像素列之间。以Sc3与Sc4为例，子像素15a、15b分别通过薄膜晶体管14a、14b连接于数据线Sc3与Sc4，连接Sc3的同一列子像素的薄膜晶体管均为N型薄膜晶体管，连接Sc4的同一列子像素的薄膜晶体管均为P型薄膜晶体管。当栅极线为稳定不变的高电平或低电平时，N型薄膜晶体管和P型薄膜晶体管只有一种会导通，所以处于子像素列组合中的相邻两列子像素的薄膜晶体管不会同时打开。

CK1～CKn为时钟信号线，IC为驱动芯片18。多路复用版块30a包括薄膜晶体管311～31n，薄膜晶体管311～31n一端分别连接于数据线Sc1～Scn，薄膜晶体管311～31n的另一端相互电连接，并通过通过一条导线与驱动芯片18连接。薄膜晶体管311～31n的栅极分别电连接于时钟信号线CK1～CKn。

图5b为对应上述驱动电路的信号序列图，同样以一行具有8个子像素为例，一行子像素扫描时间G分为两段，前一段时间施加高电平(VGH)，后一段时间施加低电平(VGL)。

施加高电平期间N型薄膜晶体管连接Sc1、Sc3、Sc5、Sc7的子像素打开，驱动芯片按照时序依次给出信号Sga1、Sga3、Sga5、Sga7，通过时钟信号与多路复用电路20a的配合，向数据线Sc1、Sc3、Sc5、Sc7输入显示信号，在同一行中与Sc1、Sc3、Sc5、Sc7数据线连接的子像素依次被充电，同时公共电极随着显示信号电压的变化，被施加相应的电压，以达到像素电极与公共电极之间所需的显示电压。

施加低电平期间通过P型薄膜晶体管连接Sc2、Sc4、Sc6、Sc8的子像素打开，驱动芯片按照时序依次给出信号Sga2、Sga4、Sga6、Sga8，通过时钟信号与多路复用电路20a的配合，向数据线Sc2、Sc4、Sc6、Sc8输入显示信号，在同一行中与Sc2、Sc4、Sc6、Sc8数据线连接的子像素依次被充电，同时公共电极随着显示信号电压的变化，被施加相应的电压，以达到像素电极与公共电极之间所需的显示电压。

由于公共电极引线13与数据线隔开，两者之间的耦合作用大大减小。另外，在以上所述的子像素列组合之中，相邻两个子像素列的数据线(如Sc3与Sc4)紧邻在一起。在高电平期间，连接Sc1、Sc3、Sc5、Sc7数据线的薄膜晶体管(包括14a)打开，连接Sc2、Sc4、Sc6、Sc8数据线的薄膜晶体管(包括14b)关闭， Sc1、Sc3、Sc5、Sc7被Sc2、Sc4、Sc6、Sc8间隔开来，相互之间影响较小。连接Sc1、Sc3、Sc5、Sc7数据线的子像素(包括15a)被连接Sc2、Sc4、Sc6、Sc8的未打开的子像素间隔开来，相互之间影响较小。连接Sc1、Sc3、Sc5、Sc7数据线的子像素跟与其相邻的连接Sc2、Sc4、Sc6的未打开的子像素之间，由于是一打开、一关闭的状态，相互之间影响也较小。子像素组合中紧邻的两条数据线由于N、P型薄膜晶体管的设置和显示信号的配合设计，不会同时打开，从而避免了紧邻带来的耦合电容及其耦合功耗。

图6～图7为本发明另一实施例所提供的阵列基板。首先，参照图6a、6b，阵列基板上多条栅极线11与多条数据线12交叉形成各子像素区域，每条数据线12通过薄膜晶体管14与一列子像素相连。公共电极16复用为触控电极，阵列基板10上具有多个公共电极16，每一公共电极连接一公共电极引线13，公共电极引线13复用为触控引线，用于传输触控信号。公共电极引线13沿数据线12方向延伸，其另一端延伸至显示区外与驱动芯片18连接。

需要说明的是，本实施例中每个公共电极16大小不作限制，可以是每个子像素具有一个单独的公共电极，也可以为多个子像素共用一个公共电极。公共电极16可以复用为自容触控电极，触控电极只包括公共电极这一层；此外，公共电极16也可以复用为多层触控电极的其中一层，通过公共电极16与其他层触控电极共同感测触摸信号。另外，公共电极引线13另一端可以连接驱动芯片18，此时驱动芯片同时作为显示与触控芯片；公共电极引线13另一端也可以连接另外一驱动芯片(图中未示出)，此时显示与触控分别由不同的芯片驱动。

参照图6a以及图6b，子像素15a与子像素15b所在的两个子像素列组成一个子像素列组合，两个子像素列对应的数据线均位于两个子像素列之间。连接公共电极16a、16b的公共电极引线13a、13b沿数据线延伸，位于15a与15b所在的子像素列组合19的两侧，公共电极引线13a位于子像素列组合19与15c所在子像素列之间，公共电极引线13b位于子像素列组合19与15f所在子像素列之间。公共电极引线13一端连接公共电极16,另一端连接显示区外的驱动芯片，中间不连接其他任何公共电极。参照图6b，以15a、15b所在子像素列组合19为例，15a所在子像素列中的子像素均通过N型薄膜晶体管(箭头向下)与同一数据线Sc3相连，15b所在子像素列中的子像素均通过P型薄膜晶体管(箭头向 上)与同一数据线Sc4相连。

需要说明的是本发明实施例不限定阵列基板10上所有子像素均组成以上所述的子像素列组合，只要具有一个如上所述的子像素列组合，均在本发明保护范围内。子像素列如15c、15d所在子像素列，其对应的数据线均位于子像素列的一侧，两个子像素列之间只有一条数据线。

对应于以上阵列基板的电极以及走线的排布结构，本实施例还提供一种驱动方法，以图7a～图7b为例详述。图7a为本实施例中阵列基板的数据驱动电路，与数据线相连的Demux多路复用电路如图7a所示，Sc1～Scn为与40a连接的数据线。Sc1与Sc2紧邻，均位于两个子像素列之间，Sc3与Sc4紧邻，均位于两个子像素列之间。以Sc3与Sc4为例，子像素15a、15b分别通过薄膜晶体管14a、14b连接于数据线Sc3与Sc4，连接Sc3的同一列子像素的薄膜晶体管均为N型薄膜晶体管，连接Sc4的同一列子像素的薄膜晶体管均为P型薄膜晶体管。当栅极线为稳定不变的高电平或低电平时，N型薄膜晶体管和P型薄膜晶体管只有一种会导通，所以处于子像素列组合中的相邻两列子像素的薄膜晶体管不会同时打开。

CK1～CKn为时钟信号线，IC为驱动芯片18。多路复用版块40a包括薄膜晶体管411～41n，薄膜晶体管411～41n一端分别连接于数据线Sc1～Scn，薄膜晶体管411～41n的另一端相互电连接，并通过一条导线与驱动芯片18连接。薄膜晶体管411～41n的栅极分别电连接于时钟信号线CK1～CKn。

图7b为对应上述驱动电路的信号序列图，同样以一行具有8个子像素为例，一行子像素扫描时间G分为四段，第一段、第三段时间施加高电平(VGH)，第二段、第四段时间施加低电平(VGL)。

第一段时间施加高电平，期间通过N型薄膜晶体管连接Sc1、Sc5的子像素打开，驱动芯片按照时序依次给出信号Sga1、Sga5，通过时钟信号与多路复用电路20a的配合，向数据线Sc1、Sc5输入显示信号，在同一行中与Sc1、Sc5数据线连接的子像素依次被充电，同时公共电极随着显示信号电压的变化，被施加相应的电压，以达到像素电极与公共电极之间所需的显示电压。

第二段时间施加低电平，期间通过P型薄膜晶体管连接Sc2、Sc6的子像素打开，驱动芯片按照时序依次给出信号Sga2、Sga6，通过时钟信号与多路复用 电路20a的配合，向数据线Sc2、Sc6输入显示信号，在同一行中与Sc2、Sc6数据线连接的子像素依次被充电，同时公共电极随着显示信号电压的变化，被施加相应的电压，以达到像素电极与公共电极之间所需的显示电压。

第三段时间施加高电平，期间通过N型薄膜晶体管连接Sc3、Sc7的子像素打开，驱动芯片按照时序依次给出信号Sga3、Sga7，通过时钟信号与多路复用电路20a的配合，向数据线Sc3、Sc7输入显示信号，在同一行中与Sc3、Sc7数据线连接的子像素依次被充电，同时公共电极随着显示信号电压的变化，被施加相应的电压，以达到像素电极与公共电极之间所需的显示电压。

第四段时间施加低电平，期间通过P型薄膜晶体管连接Sc4、Sc8的子像素打开，驱动芯片按照时序依次给出信号Sga4、Sga8，通过时钟信号与多路复用电路20a的配合，向数据线Sc4、Sc8输入显示信号，在同一行中与Sc4、Sc8数据线连接的子像素依次被充电，同时公共电极随着显示信号电压的变化，被施加相应的电压，以达到像素电极与公共电极之间所需的显示电压。

由于公共电极引线13与数据线隔开，两者之间的耦合作用大大减小。另外，在以上所述的子像素列组合之中，相邻两个子像素列的数据线(如Sc3与Sc4)紧邻在一起。在高电平期间，连接Sc1、Sc5与Sc3、Sc7数据线的薄膜晶体管(包括14a)打开，连接Sc2、Sc6与Sc4、Sc8数据线的薄膜晶体管(包括14b)关闭，Sc1、Sc5与Sc3、Sc7被Sc2、Sc6与Sc4、Sc8间隔开来，相互之间影响较小。连接Sc1、Sc5与Sc3、Sc7数据线的子像素(包括15a)被连接Sc2、Sc6与Sc4、Sc8的未打开的子像素间隔开来，相互之间影响较小。连接Sc1、Sc5与Sc3、Sc7数据线的子像素跟与其相邻的连接Sc2、Sc6与Sc4、Sc8的未打开的子像素之间，由于是一打开、一关闭的状态，相互之间影响也较小。子像素组合中紧邻的两条数据线由于N、P型薄膜晶体管的设置和显示信号的配合设计，不会同时打开，从而避免了紧邻带来的耦合电容及其耦合功耗。

需要说明的是，本发明实施例中，一行子像素的扫描期间，高电平与低电平的时间段数量不限于两段或四段，高电平的总时间与低电平的总时间也不限定相等。只要保证高电平期间向子像素列组合19中连接N型薄膜晶体管的数据线输入显示信号、低电平期间向连接P型薄膜晶体管的数据线输入显示信号，则均在本发明实施例保护范围内。

以前述两个实施例为基础，本发明还提供一种显示面板50，显示面板50包括如前述任一实施例提供的阵列基板。

相应的，本发明还提供一种显示装置60，显示装置60包括前述阵列基板。

在以上实施例的基础上，本发明还提供一种制备阵列基板的方法。图10为制备所述阵列基板方法的整体流程图，包括：

形成多个薄膜晶体管70与多条数据线，所述多条数据线中包括至少一组数据线组合80，所述数据线组合包括两条数据线80a、80b，分别对应于相邻的两个子像素列，所述两条数据线位于相邻的两个子像素列之间，所述相邻的两个子像素列组成一子像素列组合，连接于所述子像素列组合中一子像素列中子像素的薄膜晶体管采用N型薄膜晶体管70a，连接于所述子像素列组合中另一子像素列中子像素的薄膜晶体管采用P型薄膜晶体管70b；

形成多条公共电极引线，所述多条公共电极引线位于所述子像素列组合跟与其相邻的子像素列之间。

其中，多条公共电极引线与多条数据线同层形成。

图11～图14为形成N/P型薄膜晶体管与多条数据线的工艺过程示意图。以两个相邻的数据线组合80为例，首先，第一步骤参照图11，提供一基板71、缓冲层72，在缓冲层72上沉积多晶硅层731、732。第二步骤如图12所示，对多晶硅层731进行掺杂，形成N型薄膜晶体管沟道741；第三步骤如图13所示，然后对多晶硅层732进行掺杂，形成P型薄膜晶体管沟道742。其中栅极751、752栅极绝缘层753在掺杂过程中形成。第四步骤如图14所示，沉积层间绝缘层761和平坦化层762，对应沟道区的源极区770与漏极区780，蚀刻过孔；制作金属源极771a、771b，漏极781a、781b以及数据线80a、80b，其中金属源极771a、771b，漏极781a、781b通过过孔79与沟道层741、742电连接。

需要说明的是，以上制作步骤中，数据线可以与源、漏极同层制作，也可以与源漏极异层制作，本发明对此不作限定。

另外，本发明提供的制备阵列基板的制作方法中，还包括形成公共电极引线13，且公共电极引线与源、漏极以及数据线771、781同层形成，如图14所示，在一道掩模板(Mask)中设计包含源极、漏极、数据线以及公共电极引线的图案，使得公共电极引线与源、漏极以及数据线在同层形成。公共电极引线与源极、漏 极、数据线也可以异层制作，本发明对此不做限定。

本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。