应力被调节的单层氮化硅膜及其沉积方法

专利名称：应力被调节的单层氮化硅膜及其沉积方法
技术领域：
本发明涉及应力被调节的单层氮化硅膜以及利用等离子体增强化学气相沉积(PECVD)沉积氮化硅膜的方法。
背景技术：
用于半导体器件的晶体管体积减小和驱动电流性能改善的一个重要因素是器件沟道中的载流子迁移率。一种用于提高迁移率的方法是在硅晶格中引入应变，以修饰硅的结构从而提高电子迁移率或空穴迁移率。
1992年10月13日授权给Wang等人的美国专利No.5,155,571描述了一种在互补场效应晶体管结构(如CMOS和CMOD)中同时增大电子和空穴的载流子迁移率的技术。增大的载流子迁移率是将应变GexSi1-x/Si层用于载流子导通沟道而获得的。在该文中描述了对于互补逻辑应用来说，以基本相同的幅度增大空穴和电子的载流子迁移率是有好处的。互补FET结构被认为在集成电路中的双极型器件内采用是有利的。(摘要)2000年8月29日授权给Fischer等人的美国专利No.6,111,267描述了一种集成CMOS电路和用于生产该电路的方法，该电路包括具有p沟道MOS晶体管和n沟道MOS晶体管的半导体结构。该结构包括第一硅层、加应力的Si1-xGex层和第二硅层，这些层是通过选择性外延生长的。(摘要)2002年1月1日授权给Kitahara等人的美国专利No.6,335,266公开了一种包含Si、Ge或SiGe的多晶半导体材料，其中该材料包含氢(H)原子，并且Si或Ge和H之间的耦合的单氢化物结构的数目大于高级氢化物结构的数目。通过以这种方式构造多晶半导体材料的组成，据称增大了载流子迁移率。(摘要)2002年11月5日授权给Bin Yu的美国专利No.6,475,869公开了一种制造具有含锗沟道区的集成电路的方法。含锗半导体材料被认为能够增大与晶体管相关联的电荷迁移率。外延工艺可用于形成沟道区，其中采用了绝缘体上硅结构。(摘要)2002年11月14日公布的Tweet等人的美国专利申请公布No.US2002/0167048 A1描述了一种在SOI衬底的均薄顶部Si层顶部上的薄Si/SiGe叠层。SiGe层被认为是压应变的，但是是局部松弛的，Si层被认为是都是张应变的，而没有高的位错密度。(摘要)2003年4月8日授权给Puchner等人的美国专利No.6,544,854描述了一种在衬底上制作半导体器件的方法，其改进包括在衬底上形成应变硅锗沟道层。在应变硅锗沟道层的顶部形成栅极绝缘层，这是在不超过约800℃的温度下形成的。(摘要)从上述公开文件清楚可见，当在800℃范围内的温度下形成器件时，使用应变硅锗结构来提高半导体器件中的载流子迁移率是本领域中已知的。在该温度下的形成确保了电子迁移率在200-350cm2/Vs的范围内，这接近于在单晶硅上形成的薄膜晶体管的电子迁移率(高达500cm2/Vs，S.M.Sze，Physics of Semiconductor Devices，29页，第二版，Wiley)。
氮化硅膜已被用在半导体器件的制造中来解决多个不同问题。一般来说，氮化物膜已被用作刻蚀停止层和阻挡层。例如，授权给Mehta等人的美国专利No.6,071,784描述了对氮氧化硅和氮化硅膜退火以减少热载流子效应的技术。2002年4月16日授权给Kim等人的美国专利No.6,372,672描述了一种形成PECVD氮化硅层的方法，对于用作集成电路器件中的钝化膜或层间(电)绝缘膜的膜而言，这种氮化硅层在退火工艺期间表现出减少的应力变化。2002年5月9日公布的Boursat等人的美国专利申请公布No.US 2002/0053720 A1描述了一种包括硅晶片的衬底，该硅晶片的顶面覆盖有电绝缘的氮化硅层。氮化硅层支撑通过金属化氮化硅层的顶面获得的一个或多个导电通道。氮化硅层由连续的不同类型的氮化硅构成，其中连续的多层处于压应力和张应力状态下，从而使硅晶片上的应力得到补偿。
已公开了多篇与通过PECVD形成氮化硅膜有关的文献。例如，R.S.Martin E.P.van de Ven在V-MIC Conference(June 13-14，1988)上发表了一篇题为“RF Bias to Control Stress and Hydrogen in PECVD Nitride”的文献。该文献解决了在铝互连中由应力引入的空洞和在等离子体氮化物钝化的VLSI电路中由热载流子引入的性能下降的问题。该文献介绍了双频PECVD工艺的使用，该工艺使用高频(13.56MHz)来激发反应物(SiH4、NH3、N2)，在衬底上使用低频(450kHz)RF偏压，来控制沉积期间氮化硅膜表面的轰击。膜是9800埃厚的膜，其是七个独立沉积层(每层厚度约为1400埃)的组合。该工艺被描述为提供了应力控制，并且减少了膜的Si-H含量，而不会明显影响其他的膜属性。(摘要)Evert P.van de Ven等人的发表在VMIC Conference(June 12-13，1990)上的题为“Advantages of Dual Frequency PECVD for Deposition of ILD andPassivation Films”的第二篇文献表明，氮化硅膜应力的控制、阶梯覆盖性的改进、膜密度、化学组成和稳定性可通过控制沉积压强和高频对低频RF功率的比率来优化。(摘要)发表的数据显然是针对使用NovellusSystem公司的PECVD装置形成的膜，其提供了如上所述的七层PECVD氮化硅膜。
另一篇由C.W.Pearce等人发表在Journal of Applied Physics，Vol.71，No.4(15 February 1992)上的题为“Characteristics of silicon nitridedeposited by plasma-enhanced chemical vapor deposition using a dualfrequency radio frequency source”的文献提供了关于等离子体激发频率对等离子体增强化学气相沉积氮化硅膜的属性的影响的数据。该文献涉及厚度约为10,000埃的等离子体沉积氮化硅膜，其中膜由七层(每层厚度约为1400埃)组成。膜被广泛地用作集成电路的最终钝化层。作者总结，在PECVD氮化物中包括N-H2结构对于膜中的压应变状态有影响。随着这些结构数量的减少，或者通过改变等离子体工艺，或者通过对膜退火，应力逐渐变为张应力。这被认为与H从N-H键移动到不饱和的硅键有关。H的位置被认为在确定诸如应力、湿法刻蚀速率和导电之类的膜属性时扮演了重要的角色。(结论)最近，氮化硅层已被用在提高n沟道MOSFET器件的电子迁移率的结构中。2003年2月27日公布的Saitoh的美国专利申请公布No.US2003/0040158 A1描述了氮化硅层组合的使用，其中某些氮化硅层表现出张应力，某些表现出压应力，以形成n沟道MOSFET。在衬底上形成表现张应力的第一氮化物层以覆盖n沟道MOSFET。在衬底上形成表现压应力的第二氮化物层以覆盖p沟道MOSFET。第一和第二氮化物层的组合被认为减小了衬底中的弯曲或翘曲。优选地，处于张应力下的第一氮化物层是通过低压CVD(LPCVD)工艺形成的，而处于压应力下的第二氮化物层是通过PECVD工艺形成的。(摘要)2003年6月3日授权给En等人的美国专利No.6,573,172描述了一种用于提高PMOS和NMOS器件的载流子迁移率的方法，其非常类似于上述Saitoh的参考文献所述的方法。在En等人的描述中，描述了用于制作半导体器件的方法，其中在PMOS晶体管上形成张应力膜以使得其中产生压应力，在NMOS晶体管上形成压应力膜以在其中实现张应力，这样被认为在两类器件中都有利于提高载流子迁移率。(摘要)在过去，氮化硅单层的厚度范围约为1400埃，总的膜厚范围约为10,000埃。尽管可以沉积例如至少为1400埃的较厚的膜，同时控制膜内的应力，但是在对膜内的应力量有良好控制的情况下沉积较薄的膜更加困难。以上参考文献都没有提供能够在精细控制膜的应力的情况下沉积较薄的膜的沉积方法。
因此，希望提供一种调节单层氮化硅膜应力的方法，这种氮化硅膜被沉积到1000埃或更小的厚度。

发明内容
我们已经发现，可以通过操作某些膜沉积参数来调节单层均一氮化硅膜的应力。具体而言，这些参数包括工作在不同频率范围内的多个(一般是两个)功率输入源(“双频功率”)的使用；沉积温度；处理室压强；和沉积源气体的组成。
具体而言，我们已经发现，可以通过PECVD在单个沉积步骤中沉积膜来制备应力被调节到约-1.4GPa(压应力)到约+1.5GPa(张应力)范围内的单层薄(厚度为300埃到1000埃)氮化硅膜，沉积条件如下衬底温度在约375℃到约525℃的范围内，处理室压强范围从约2Torr到约15Torr(更典型地，约2Torr到约10Torr)。
膜是在具有工作在不同频率范围内的多个(一般是两个)功率输入源的PECVD室中沉积的，这些功率输入源用来向用在膜形成工艺中的等离子体提供功率。一般来说，高频功率输入源工作在约13MHz到约14MHz的频率范围内。低频功率输入源工作在约300kHz到约400kHz的频率范围内。
氮化硅膜沉积期间的高频和低频功率输入将会依赖于所用的PECVD室的类型而有所不同。例如，当膜是在应用材料的PRODUCERPECVD室(其能够处理200mm直径的衬底晶片)或等同物中沉积的时，高频功率是利用约10W到约200W范围内(更典型地，约30W到约100W范围内)的RF功率输入产生的；并且在约30W到约80W范围内获得了有益的效果。低频功率是利用约0W到约100W范围内(更典型地，约10W到约50W范围内)的RF功率输入产生的；并且在约10W到约40W范围内获得了有益的效果。
当膜是在应用材料的PRODUCERSETMPECVD室(其能够处理300mm直径的衬底晶片)中沉积的时，高频功率是利用约10W到约200W范围内(更典型地，约50W到约200W范围内)的RF功率输入产生的；并且在约75W到约150W范围内获得了有益的效果。低频功率是利用约0W到约100W范围内(更典型地，约10W到约100W范围内)的RF功率输入产生的；并且在约10W到约60W范围内获得了有益的效果。
在这两种情形中，对于200mm直径晶片和300mm直径晶片，在将等离子体生成功率施加到处理室之前，来自低频发生器组件的功率与来自高频发生器组件的功率相混合。使用100W低频发生器的优点是获得了高的电压对瓦特数(V/W)分辨率。对于上述装置，1000W低频发生器一般提供约0.01V/W的V/W比，而100W发生器一般提供了约0.10V/W的比率。这允许通过调整低频输入对施加到等离子体的瓦特量进行精细控制，这是因为来自低频发生器的输出相比于来自高频发生器的输出更不容易受到噪声(由于较高电压引起)的影响。功率传感器正好位于来自混频功率供应的输出处，以在最小延迟的情况下向控制器提供实际的传递功率反馈。对于类似装置和其他尺寸的衬底，本领域技术人员也可以调整瓦特数。
无论使用了哪种类型的沉积室，低频功率输入源都优选地能够以0.1W的步幅调整，这允许对在沉积膜中产生的应力进行极好的控制，从而提供了增强的应力可调节性。以±0.1W的步幅改变低频功率导致沉积膜的应力有+3MPa的改变。这种对沉积膜应力的控制程度允许在极大的可再现性和可重复性的情况下沉积被调节具有特定应力的氮化硅膜。
沉积源气体一般包括约0.1％到约5％(体积百分比)的SiH4；约10％到约50％(体积百分比)的NH3；和约40％到约90％(体积百分比)的N2。更典型地，沉积源气体包括约0.3％到约3.5％(体积百分比)的SiH4；约12％到约25％(体积百分比)的NH3；和约50％到约75％(体积百分比)的N2。
如果希望形成高压应力膜，则一般使用氦气来替代N2。为了获得高压应力膜，在低处理压强下发生等离子体不稳定性。相比于N2，氦气可能更易于离子化，并且生成更稳定的等离子体。这种情况下，沉积源气体一般包括约3％到约6％(体积百分比)的SiH4；约45％到约65％(体积百分比)的NH3；和约25％到约45％(体积百分比)的He。更典型地，沉积源气体包括约4％到约5％(体积百分比)的SiH4；约50％到约60％(体积百分比)的NH3；和约30％到约40％(体积百分比)的He。
组分气体的流率将依赖于用于沉积氮化硅膜的PECVD室的类型而有所不同。每种组分气体的流率一般在使用较大室时更高。
在现有技术的方法(其采用多步沉积工艺来产生厚度为1400埃或更大的膜)中，在某些情况下膜沉积是经由多室多步沉积工艺实现的。在替换实现方式中，使用了具有一系列沉积站(一般是七个沉积站)的单个处理室。作为多步沉积工艺的结果，对于每个沉积步骤在膜内产生了界面区域。对于诸如本发明的较薄的膜，当使用多步沉积时膜质量是受损的，这是因为膜子层之间的界面可能导致膜性能的下降，从而导致器件性能降低甚至器件故障。而在单个沉积步骤中沉积膜固有地产生了较高质量的均一膜，这是因为没有子层存在，从而没有会导致膜性能下降的界面。
本发明的单层均一膜是在范围从约375℃到约525℃(典型地，约375℃到约455℃)的衬底温度下沉积的。在这种低温下沉积应力被调节的氮化硅膜防止了对下层的衬底层和已经存在于衬底中的器件的破坏。在晶体管的形成中，在氮化硅层的沉积之后，一般没有要求衬底温度超过550℃的器件形成步骤。
本发明能够沉积应力被调节的单层氮化硅膜，其中膜具有范围从约300埃到约1000埃的厚度，并且膜被调节为具有范围从约-1.4GPa(压应力)到约+1.5GPa(张应力)的应力。如果需要压应力膜，则膜应力可被调节到约-1.4GPa到约0MPa压应力的范围内。如果需要张应力膜，则膜应力可被调节到约0MPa到约+1.5GPa(典型地，约+800MPa到约+1.5GPa)的范围内。
关于由本方法产生的氮化硅膜的应用，压应力膜可用来提高半导体器件中(具体而言是晶体管结构中，这将在下面更详细地讨论)的空穴载流子迁移率。氮化硅膜中存在的应力可用于增大或减小氮化硅膜的刻蚀速率(具体而言是湿法刻蚀速率)，其中所述氮化硅膜用作半导体器件内的阻挡层。这些应用的描述并不是要限制本发明的氮化硅膜的应用的范围，而仅仅是为本领域技术人员提供了一些示例。
这里还公开了一种能够在单个沉积步骤中沉积厚度至少为100埃(典型地，从约300埃到约1000埃的应用厚度范围内)的膜层的PECVD室。该室提供了至少9秒(典型地，范围从约15秒到约100秒)的平均反应物停留时间。室能够工作在提供具有约375℃到约525℃的范围内的标称值的衬底温度的加热器温度下。室能够工作在范围从约2Torr到约15Torr的压强下。
PECVD室一般包括工作在约13MHz到约14MHz频率范围内的高频功率输入源和工作在约300kHz到约400kHz频率范围内的低频功率输入源。当PECVD室是应用材料的PRODUCERPECVD室(其能够处理200mm直径的衬底晶片)或等同物时，高频功率输入源一般采用约10W到约200W范围内(更典型地，约30W到约100W范围内)的RF功率；并且在约30W到约80W范围内获得了有益的效果。低频功率输入源一般采用约0W到约100W范围内(更典型地，约10W到约50W范围内)的RF功率；并且在约10W到约40W范围内获得了有益的效果。
当PECVD室是应用材料的PRODUCERSETMPECVD室(其能够处理300mm直径的衬底晶片)或等同物时，高频功率输入源一般采用约10W到约200W范围内(更典型地，约50W到约200W范围内)的RF功率；并且在约75W到约150W范围内获得了有益的效果。低频功率输入源一般采用约0W到约100W范围内(更典型地，约10W到约100W范围内)的RF功率；并且在约10W到约60W范围内获得了有益的效果。对于类似的装置和其他尺寸的衬底，本领域技术人员也可以调整瓦特数。
无论使用了哪种类型的沉积室，在输入功率源能够以约0.1W或更小的步幅进行调整时都是尤其有利的。


图1A示出了制备形成晶体管的典型起始结构100。该结构包括下面各层包括源极区104和漏极区106的重掺杂衬底102；栅极介电层108；多晶硅层110；氧化硅衬套112；掺碳的氮化硅隔片114；和硅化氮层116。
图1B示出了在沉积保形氮化硅层118之后的结构100。根据本方法，氮化硅层118的应力可通过将各种工艺参数设置在指定范围内，而被调节为具有从-1.4GPa(压应力)到约+1.5GPa(张应力)范围内的标称值。
图1C示出了在沉积上覆于本发明的氮化硅层118的保形金属前介电层120之后的结构100。
图2是示出了折射率202和湿法刻蚀速率204(在100∶1的H2O∶HF中)与根据本方法沉积的氮化硅膜的膜应力206之间的函数关系的图200。
图3A是可用来执行这里所述的方法的一类多室处理系统的顶视图，即可从应用材料公司(Santa Clara，California)获得的PRODUCER。PRODUCER处理系统能够处200mm直径的衬底晶片。
图3B是示出了高频(HF)功率输入350和低频(LF)功率输360的示意图，这两个输入在施加到PRODUCER或PRODUCERSETMPECVD室340之前被在混频器358处混频。
图4A示出了柱状图400，柱状图400图示了厚度约为2500埃的氮化硅膜的应力(在刻度402上)与FTIR曲线上的N-H峰位置(在刻度404上)之间的函数关系。
图4B示出了柱状图400，柱状图400图示了图4A中所示的氮化硅膜的应力(在刻度422上)，但是是应力与FTIR曲线下的积分N-H面积(在刻度424上)之间的函数关系。
图5A示出了柱状图500，柱状图500图示了厚度约为2500埃的氮化硅膜的应力(在刻度502上)与FTIR曲线上的Si-H峰位置(在刻度504上)之间的函数关系。
图5B示出了柱状图500，柱状图500图示了图5A中所示的氮化硅膜的应力(在刻度522上)，但是是应力与FTIR曲线下的积分Si-H面积(在刻度524上)之间的函数关系。
图6A示出了柱状图600，柱状图600图示了厚度约为2500埃的氮化硅膜的应力(在刻度602上)与FTIR曲线上的Si-N峰位置(在刻度604上)之间的函数关系。
图6B示出了柱状图600，柱状图600图示了图6A中所示的氮化硅膜的应力(在刻度622上)，但是是应力与FTIR曲线下的积分Si-N面积(在刻度624上)之间的函数关系。
图7A是示出了根据本方法沉积的厚度为600埃或3000埃的氮化硅膜的应力702的图700。膜是在不同的沉积条件下沉积的，以提供具有压应力值范围的膜。
图7B是示出了根据本方法沉积的厚度为600埃或3000埃的氮化硅膜的应力712的图710。膜是在不同的沉积条件下沉积的，以提供具有张应力值范围的膜。
图8A是示出了根据本方法沉积的氮化硅膜的张应力802与膜沉积期间SiH4流率804之间的函数关系的图800。
图8B是示出了根据本方法沉积的氮化硅膜的沉积速率812与膜沉积期间SiH4流率814之间的函数关系的图810。
图8C是示出了根据本方法沉积的氮化硅膜的折射率822与膜沉积期间SiH4流率824之间的函数关系的图820。
图9是示出了根据本方法沉积的氮化硅膜的张应力902与膜沉积期间NH3流率904之间的函数关系的图900。
图10A是示出了根据本方法沉积的氮化硅膜的张应力1002与膜沉积期间N2流率1004之间的函数关系的图1000。
图10B是示出了根据本方法沉积的氮化硅膜的折射率1012与膜沉积期间N2流率1014之间的函数关系的图1010。
图11A是示出了根据本方法沉积的氮化硅膜的张应力1102与膜沉积期间施加的低频功率输入1104之间的函数关系的图1100。
图11B是示出了根据本方法沉积的氮化硅膜的沉积速率1112与膜沉积期间施加的低频功率输入1114之间的函数关系的图1110。
图11C是示出了根据本方法沉积的氮化硅膜的折射率1122与膜沉积期间施加的低频功率输入1124之间的函数关系的图1120。
图12A是示出了根据本方法沉积的氮化硅膜的张应力1202与膜沉积期间的处理室压强1204之间的函数关系的图1200。
图12B是示出了根据本方法沉积的氮化硅膜的沉积速率1212与膜沉积期间的处理室压强1214之间的函数关系的图1210。
图13A是示出了根据本方法沉积的氮化硅膜的张应力1302与处理室内面板和加热器之间的间距1304之间的函数关系的图1300。
图13B是示出了根据本方法沉积的氮化硅膜的沉积速率1312与处理室内面板和加热器之间的间距1314之间的函数关系的图1310。
图14A是示出了根据本方法沉积的氮化硅膜的张应力1402与膜沉积期间的加热器温度1404(衬底温度一般比加热器温度低25℃)之间的函数关系的图1400。
图14B是示出了根据本方法沉积的氮化硅膜的折射率1412和沉积速率1414与膜沉积期间的加热器温度1416之间的函数关系的图1410。
图15是示出了％氢含量1502与根据本方法沉积的氮化硅膜的膜应力1504之间的函数关系的图1500。
具体实施例方式
这里所公开的是一种在(以前无法实现的)广泛范围上调节单层均一氮化硅膜的应力的方法。以下所给出的用于执行本发明的方法的各种实施例的示例性处理条件并不是要限制下面给出的本发明的构思的范围。
作为具体实施方式
的前言，应当注意，在没有特别指明的情况下，在说明书和权利要求中所用的单数形式也包括复数指代物。
I.用于实施本发明的装置图3A是可用来执行这里所述的方法的一类多室处理系统的顶视图，即可从应用材料公司(Santa Clara，California)获得的PRODUCER。PRODUCER处理平台被用于支持采用单衬底、多室化设计的全自动衬底处理系统。该系统还包括计算机化的工艺控制(未示出)，该控制包括分级工艺控制系统。PRODUCER处理系统的一个优点是其既允许使用湿法处理，也允许使用干法处理，并且能够实现高真空、低真空和大气工艺。
图3A中所示的PRODUCER处理系统300包括前端集结区302，其包括衬底夹持盒309和前端衬底把手(即机械手)313。衬底(未示出)经过加载锁定室312从前端集结区302进入到转移室319中。在转移室319内的是各种通路310，这些通路包括一个或多个缝隙阀开口和缝隙阀。通路310使得转移室319和其他处理室之间能进行通信，从而在系统300内形成分级真空。例如，对于具体通路，衬底可以经过通路316从加载锁定室312进入到转移室319中；可以经过通路314之一从转移室319进入到处理室区域304进入处理室304a或304b中的任一个；可以经过通路318之一从转移室319进入到处理室区域305进入处理室305a或305b中的任一个；可以经过通路320之一从转移室319进入到处理室区域306进入处理室306a或3046中的任一个。处理室区域304、305和306中每一个可以处于不同的压强条件下。衬底把手330有利于衬底在中央通路325中的移动。朝向处理系统300后端的是容纳支持组件(未示出)的机箱308。
PRODUCER处理系统能够处理200mm直径的衬底晶片。PRODUCERSETM处理系统(也可以从CA，Santa Clara的应用材料公司获得)是能够处理300mm直径的衬底晶片的相关处理系统。PRODUCERSETM300mm处理系统的设计与图3A中所示的PRODUCER200mm处理系统类似。PRODUCERSETM处理系统包括若干附加特征。例如，PRODUCERSETM处理系统包括用于同时搬运两个衬底的两个机械手(与图3A中所示的单衬底搬运机械手313相比)。PRODUCERSETM处理系统的加载锁定室312还包含用于在将衬底晶片(未示出)加载到其相应处理室中之前预加热衬底晶片的加热器。在将衬底加载到处理室中之前预加热衬底意味着在衬底的处理可以开始之前在处理室中需要更少的衬底加热时间。这导致处理时间减少，衬底产量增加。
为了执行这里所述的方法，可以包含在PRODUCER或PRODUCERSETM处理系统中的处理室模块将包括(示例性而非限制性)200mm PRODUCER或300mm PRODUCERSETM等离子体增强化学气相沉积(PECVD)室，这种室具有工作在不同频率范围的双功率输入源(“双频功率”)。高频功率输入源一般工作在范围从约13MHz到约14MHz的频率，其是利用范围从约0W到约200W的RF功率输入产生的。低频功率输入源一般工作在范围从约300kHz到约400kHz的频率，其是利用范围从约0W到约100W的RF功率输入产生的。低频功率输入源优选地能够以约0.1W或更小的步幅调整，这允许对在沉积膜中产生的应力进行极好的控制，从而提供了增强的应力可调节性。本领域技术人员将会了解如何在类似装置中调整功率输入以获得类似的等离子体密度。对在沉积膜中产生的应力有重要影响的其他因素包括膜沉积期间的处理室压强和到室的SiH4流量。
图3B是示出了到200mm PRODUCER或300mm PRODUCERSETMPECVD室340的功率输入的示意图。高频发生器组件350包括13.56MHzRF发生器352、功率传感器354以及匹配网络和高通滤波器电路356。对于200mm PRODUCER的高频发生器的最大功率输出是2000W；对于300mm PRODUCER的高频发生器的最大功率输出是3000W。高频发生器组件还包括混频器358和来自低频发生器的功率进入到其的低通滤波器370。
低频发生器组件360包括350kHz 100W RF发生器362、匹配网络364以及功率传感器和低通滤波器366。低频功率经过低通滤波器370进入到高频发生器组件，然后到达混频器358，在混频器358中，高频和低频功率在经过RF馈通部分380进入PECVD处理室340之前被混频。
使用100W低频发生器的优点是实现了高的电压对瓦特数(V/W)分辨率。1000W低频发生器一般提供了约为0.01V/W的V/W比，而100W发生器一般提供了约为0.10V/W的比，这都是对上述装置而言。这允许通过对低频输入的调整实现对施加到等离子体的瓦特量的精细控制，这是因为来自低频发生器的输出相比于来自高频发生器的输出更不容易受到噪声(由于较高电压引起)的影响。功率传感器正好位于来自混频功率供应的输出处，以在最小延迟的情况下向控制器提供实际的传递功率反馈。
PRODUCER和PRODUCERSETMPECVD室的衬底支撑底座(未示出)接地，这导致衬底上的自偏压约为-10V。或者，包括用于对衬底加偏压的装置(未示出)的PECVD室可用于执行本发明的氮化硅膜沉积方法。一般来说，随着对衬底的偏压功率的增加，沉积膜的离子轰击增强，从而导致形成具有较高压应力的更致密的膜。因此，如果希望形成具有高压应力的氮化硅膜，则建议使用包括用于在膜沉积期间对衬底加偏压的装置的处理室。
PECVD室340应当能够在单个沉积步骤中沉积厚度至少为100埃(典型值在约300埃到约1000埃的范围内)的膜层。为了沉积200-700埃厚度的膜，需要至少9秒(典型值在约15秒到约60的范围内)的反应物的停留时间。为了根据这里所述的本发明的方法沉积氮化硅膜，室必须能够工作在提供了具有约375℃到约525℃的范围内的标称值的衬底温度的加热器温度和范围从约2Torr到约15Torr的压强下。
在单个室中在单步中沉积膜相比于采用多室或单室、多步沉积工艺的现有技术的方法而言有若干优点。在现有技术中，沉积的膜一般约有10000埃的厚度，并且膜是在七步中沉积的，每一步沉积厚度约为1400埃。在使用多步沉积时膜质量是受损的，因为膜子层之间的界面可能导致膜性能的下降，从而导致器件性能降低甚至器件故障。通过如这里所述的调节氮化硅膜的应力，可以使用较薄的氮化硅膜。如在本发明中所述的在单个沉积步骤中较薄膜(厚度范围从约300埃到约1000埃)的沉积固有地产生了质量更好的膜，这是因为不存在可能导致膜性能下降的表面界面。
II.调节氮化硅膜应力的方法图1A示出了用于制备晶体管的典型起始结构100。该结构包括下面各层包括源极区104和漏极区106的重掺杂衬底102；中等掺杂漏极(MDD)/halo倒阱区105；栅极介电层108(一般是氧化硅)；多晶硅层110；氧化硅衬套112；掺碳的氮化硅隔片114；和硅化氮层116。结构100可以利用半导体处理领域中已知的传统沉积和刻蚀技术制备。
本方法包括利用等离子体增强化学气相沉积(PECVD)技术由SiH4、NH3和N2来沉积应力被调节的氮化硅膜。沉积源气体一般包括约0.1％到约5％(体积百分比)的SiH4；约10％到约50％(体积百分比)的NH3；和约40％到约90％(体积百分比)的N2。更典型地，沉积源气体包括约0.3％到约3.5％(体积百分比)的SiH4；约12％到约25％(体积百分比)的NH3；和约50％到约75％(体积百分比)的N2。
如果希望形成高压应力膜，则一般使用氦气来替代N2。为了获得高压应力膜，在低处理压强下发生等离子体不稳定性。相比于N2，氦气可能更易于离子化，并且生成更稳定的等离子体。这种情况下，沉积源气体包括约3％到约6％(体积百分比)的SiH4；约45％到约65％(体积百分比)的NH3；和约25％到约45％(体积百分比)的He。更典型地，沉积源气体包括约4％到约5％(体积百分比)的SiH4；约50％到约60％(体积百分比)的NH3；和约30％到约40％(体积百分比)的He。
在单个沉积步骤中沉积的氮化硅膜一般能到范围从约300埃到约1000埃的厚度，但是需要的话可以沉积更厚的膜。膜沉积是利用具有工作在不同频率范围内的多个(一般为两个)功率输入源的装置执行的，如前面参考相应的装置所述。高频功率输入源一般工作在范围从约13MHz到约14MHz的频率。低频功率输入源一般工作在范围从约300kHz到约400kHz的频率。
根据下面的表4所示的数据，氮化硅膜中的应力可以被调节到约-1.4GPa(压应力)到约+1.5GPa(张应力)的范围。如果需要压应力膜，则膜应力可以调节到约-1.4GPa到约0MPa的范围。根据下面的表5所示的数据，如果需要张应力膜，则膜应力可以调节到约0MPa到约+1.5GPa的范围；典型地约+800MPa到约+1.5GPa的范围。
将高张应力膜应用到nMOS晶体管结构可以提高nMOS晶体管结构的性能，但是一般不会降低pMOS晶体管结构的性能。将高压应力膜应用到pMOS晶体管结构可以提高pMOS晶体管结构的性能，但是也可能降低nMOS晶体管结构的性能。因此，对于晶体管应用来说，一般更希望应用高张应力膜以提高电子的迁移率。
200mm PRODUCER和300mm PRODUCERSETMPECVD室的氮化硅膜沉积条件略有不同。例如，每种组分气体的流率在300mm室中必须较高。另外，到200mm和300mm室的高频和低频功率输入不同。膜沉积期间的处理室压强也依赖于使用的室类型而有所不同，较大的室允许使用较高的压强(高达约10-15Torr)。对于类似装置和其他尺寸的衬底，本领域技术人员可以调整瓦特数和其他处理条件。
下面的表1给出了根据本方法在200mm PRODUCERPECVD室(或等同物)中氮化硅膜的PECVD沉积的典型工艺条件。
表1 在200mm PECVD室中氮化硅膜沉积的典型工艺条件


*用氦气替代N2，仅用于高压应力膜。
下面的表2给出了根据本方法在300mm PRODUCERSETMPECVD室(或等同物)中氮化硅膜的PECVD沉积的典型工艺条件。
表2 在300mm PECVD室中氮化硅膜沉积的典型工艺条件

*用氦气替代N2，仅用于高压应力膜。
PRODUCER和PRODUCERSETMPECVD室的衬底支撑底座接地，这导致衬底上的自偏压约为-10V。或者，包括用于对衬底加偏压的装置的PECVD室可用于执行本发明的氮化硅膜沉积方法。一般来说，随着衬底的偏压功率的增加，沉积膜的离子轰击增强，从而导致形成具有更高压应力的更致密的膜。因此，如果希望形成具有高压应力的氮化硅膜，则建议使用包括用于在膜沉积期间对衬底加偏压的装置的处理室。
图1B示出了在根据本方法沉积了氮化硅的保形层118之后的结构100，图1C示出了在沉积了上覆于氮化硅层118的保形金属前介电层120之后的结构100。金属前介电层120可以利用本领域中已知的传统沉积技术沉积。
如图1B所示，除了被沉积作为用于控制电子迁移率的结构的一部分外，应力被调节的氮化硅膜还可以被沉积用于制造工艺的各步中的其他目的，例如(但不限于)用来提供刻蚀停止层，用来提供偏移隔片，用来提供沟槽隔离，以及用来增强器件结构的各部分中的沟道迁移率。
在氮化硅膜中存在的应力可用于增大或减小用作半导体器件内的阻挡层的氮化硅膜的刻蚀速率(尤其是湿法刻蚀速率)。图2是示出了折射率202和湿法刻蚀速率204(在100∶1的H2O∶HF中)与根据本方法沉积的氮化硅膜的膜应力206之间的函数关系的图200。
图2所示的数据表明氮化硅膜的折射率对于应力范围从-1.2GPa(-1200MPa)到300MPa的膜来说保持相对恒定。对于应力范围从-1.2GPa到300MPa的膜来说，随着应力的增加，膜的刻蚀速率也逐渐增大。然而，具有700MPa张应力的膜示出了折射率的突然减小(减小到约1.89)，湿法刻蚀速率的突然增大(增大到约350埃/分钟，在100∶1的H2O∶HF溶液中)。
III.示例下面示例中的数据是利用PRODUCERSETM处理系统(可以从应用材料公司获得)沉积氮化硅膜而生成的。
在下面的表2提供的工艺条件下，我们能够制各这样的保形氮化硅膜，其表现出大于700MPa的张应力，并且具有均值为1.97的折射率。衬底是300mm直径硅晶片，晶片上氮化硅膜的均匀性极好，如表3中的数据所示。
表3 氮化硅膜沉积工艺的均匀性

*范围＝同一硅晶片上最高点和最低点之间的厚度差。
表3中的数据表明可以再现地沉积具有特定受控膜应力和其他属性的氮化硅膜(出于评价目的，沉积了厚度范围从2000埃到3000埃的膜)。
图4A示出了柱状图400，柱状图400图示了厚度约为2500埃的氮化硅膜的应力(刻度402)与FTIR曲线上的N-H峰位置(刻度404)之间的函数关系。图4B示出了柱状图400，柱状图400图示了图4A中所示的氮化硅膜的应力(刻度422)，但是是应力与FTIR曲线下的积分N-H面积(刻度424)之间的函数关系。
图5A示出了柱状图500，柱状图500图示了厚度约为2500埃的氮化硅膜的应力(刻度502)与FTIR曲线上的Si-H峰位置(刻度504)之间的函数关系。图5B示出了柱状图500，柱状图500图示了图5A中所示的氮化硅膜的应力(刻度522)，但是是应力与FTIR曲线下的积分Si-H面积(刻度524)之间的函数关系。
图6A示出了柱状图600，柱状图600图示了厚度约为2500埃的氮化硅膜的应力(刻度602)与FTIR曲线上的Si-N峰位置(刻度604)之间的函数关系。图6B示出了柱状图600，柱状图600图示了图6A中所示的氮化硅膜的应力(刻度622)，但是是应力与FTIR曲线下的积分Si-N面积(刻度624)之间的函数关系。
提供了图4A、4B、5A、5B、6A和6B的图中所示数据的特定氮化硅膜的沉积条件在下面的表4和5中示出。表4示出了在提供了压应力膜的条件下沉积的氮化硅膜的沉积条件。表5示出了在提供了张应力膜的条件下沉积的氮化硅膜的沉积条件。
表4 压应力氮化硅膜的沉积条件


表5 张应力氮化硅膜的沉积条件

图7A是示出了根据本方法沉积的氮化硅膜的刻度702上的压应力的图700，其中膜的厚度为600埃或3000埃。膜是在多种不同沉积条件下沉积的，以提供压应力值范围从大于-800MPa到小于-100MPa的膜。作为膜厚函数的膜应力之间的差很小。
图7B是示出了根据本方法沉积的氮化硅膜的刻度712上的张应力的图710，其中膜的厚度为600埃或3000埃。膜是在多种不同沉积条件下沉积的，以提供张应力值范围从小于50MPa到大于700MPa的膜。作为膜厚函数的膜应力之间的差很小。
图7A和7B所示的数据显示，在本方法的沉积条件下，膜厚对膜应力没有明显的影响，无论膜是处于压应力状态还是张应力状态。
图8至14图示了随着下面的工艺参数的增大，对膜应力以及(在某些情况下)膜沉积速率和折射率的影响1)SiH4流率(图8A-8C)；2)NH3流率(图9)；3)N2流率(图10A和10B)；4)低频功率(图11A-11C)；5)处理室压强(图12A和12B)；6)处理室内面板和加热器之间的间距(图13A和13B)；以及7)加热器温度(图14)。
如上所述，由于高的张应力可以提高nMOS性能而不会对pMOS性能产生负面影响，因此高张应力膜对于在晶体管应用中增大电子迁移率是更加理想的。因此，在图8至13的示例中表示的氮化硅膜是具有张应力范围的膜。
图8A是示出了刻度802上的根据本方法沉积的氮化硅膜的应力与刻度804上的膜沉积期间SiH4流率之间的函数关系的图800。曲线806和808分别代表300mm直径硅晶片的右侧和左侧，从而指示衬底上的均匀性。
图8B是示出了刻度812上的根据本方法沉积的氮化硅膜的沉积速率与刻度814上的膜沉积期间SiH4流率之间的函数关系的图810。曲线816和818分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图8C是示出了刻度822上的根据本方法沉积的氮化硅膜的折射率与刻度824上的膜沉积期间SiH4流率之间的函数关系的图820。曲线826和828分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图8A、8B和8C中的数据是利用400℃的加热器温度(导致衬底温度约为375℃)生成的。这些数据表明，随着SiH4流率从175sccm增加到330sccm，出现了下面的趋势1)膜应力减小(图8A)；2)氮化硅膜沉积速率逐渐增大(图8B)；和3)折射率增大(图8C)。
图9是示出了刻度902上的根据本方法沉积的氮化硅膜的应力与刻度904上的膜沉积期间NH3流率之间的函数关系的图900。曲线906和908分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图9中的数据是利用480℃的加热器温度(导致衬底温度约为455℃)生成的。这些数据表明，随着NH3流率从1500sccm增加到4750sccm，膜应力略微增大。
图10A是示出了刻度1002上的根据本方法沉积的氮化硅膜的应力与刻度1004上的膜沉积期间N2流率之间的函数关系的图1000。曲线1006和1008分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图10B是示出了刻度1012上的根据本方法沉积的氮化硅膜的折射率与刻度1014上的膜沉积期间N2流率之间的函数关系的图1010。曲线1016和1018分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图10A和10B中的数据是利用400℃的加热器温度(导致衬底温度约为375℃)生成的。这些数据表明，随着N2流率从2000sccm增加到6000sccm，出现了下面的趋势1)膜应力增大(图10A)；和2)折射率增大(图10B)。
图11A是示出了刻度1102上的根据本方法沉积的氮化硅膜的应力与刻度1104上的膜沉积期间施加的低频功率之间的函数关系的图1100。曲线1106和1108分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图11B是示出了刻度1112上的根据本方法沉积的氮化硅膜的沉积速率与刻度1114上的膜沉积期间施加的低频功率之间的函数关系的图1110。曲线1116和1118分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图11C是示出了刻度1122上的根据本方法沉积的氮化硅膜的折射率与刻度1124上的膜沉积期间施加的低频功率之间的函数关系的图1120。曲线1126和1128分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图11A、11B和11C中的数据是利用400℃的加热器温度(导致衬底温度约为375℃)生成的。这些数据表明，随着低频功率从0W增加到15W，出现了下面的趋势1)膜应力在超过10W后减小(图11A)；2)氮化硅膜沉积速率逐渐增大(图11B)；和3)折射率不发生明显变化(图11C)。
图12A是示出了刻度1202上的根据本方法沉积的氮化硅膜的应力与刻度1204上的膜沉积期间的处理室压强之间的函数关系的图1200。曲线1206和1208分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图12B是示出了刻度1212上的根据本方法沉积的氮化硅膜的沉积速率与刻度1214上的膜沉积期间的处理室压强之间的函数关系的图1210。曲线1216和1218分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图12A和12B中的数据是利用400℃的加热器温度(导致衬底温度约为375℃)生成的。这些数据表明，随着处理室压强从2.5Torr增加到7Torr，出现了下面的趋势1)膜应力增大直到约5Torr处，然后逐渐减小(图12A)；和2)氮化硅膜沉积速率逐渐增大(图12B)。
图13A是示出了刻度1302上的根据本方法沉积的氮化硅膜的应力与刻度1304上的处理室内面板和加热器之间的间距之间的函数关系的图1300。曲线1306和1308分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图13B是示出了刻度1312上的根据本方法沉积的氮化硅膜的沉积速率与刻度1314上的处理室内面板和加热器之间的间距之间的函数关系的图1310。曲线1316和1318分别代表300mm直径硅晶片的右侧和左侧，从而指示了衬底上的均匀性。
图13A和13B中的数据是利用400℃的加热器温度(导致衬底温度约为375℃)生成的。这些数据表明，随着面板和加热器之间的间距从375mil增加到550mil，出现了下面的趋势1)膜应力先增大，然后减小(图13A)；和2)氮化硅膜沉积速率略微减小，然后增大(图13B)。
图14A是示出了刻度1402上的根据本方法沉积的氮化硅膜的应力与刻度1404上的膜沉积期间的加热器温度之间的函数关系的图1400。衬底温度一般比加热器温度低约25℃。
图14B是示出了根据本方法沉积的氮化硅膜的折射率1412和沉积速率1414与膜沉积期间的加热器温度1416之间的函数关系的图1410。曲线1418和1420分别代表氮化硅膜的折射率和沉积速率。
图14A和14B中的数据表明，随着沉积温度从350℃增加到550℃，出现了下面的趋势1)膜应力增大；2)折射率增大；和3)沉积速率增大。
关于图8至14中所示的趋势的总结表示在下面的表6中。
表6 氮化硅沉积的趋势总结

*N/A＝没有获得(未测量)下面的表7示出了根据本方法沉积的氮化硅膜的氢含量。
表7 PECVD沉积的氮化硅膜的氢含量

表7中的数据在图15中被图示出，图15是示出了％氢含量1502与根据本方法沉积的氮化硅膜的膜应力1504之间的函数关系的图1500。
表7和图15中的数据表明，由本方法沉积的膜的氢含量在恒定的沉积条件下保持一致(沉积了厚度范围在2000埃到3000埃的膜，以能够对氢含量进行容易和一致的测量)。膜的氢含量是利用核共振分析(NRA)测量的。
上述实施例并不是要限制本发明的范围，本领域技术人员在阅读本公开文件后，可以扩展这些实施例以与下面的权利要求中的本发明的主题相对应。
权利要求
1.一种在衬底上进行沉积期间调节单层氮化硅膜的应力的方法，包括将衬底置于等离子体增强化学气相沉积室中，其中所述等离子体增强化学气相沉积室能够处理直径约为200mm的衬底，并且所述等离子体增强化学气相沉积室具有工作在从约13MHz到约14MHz频率范围内的高频RF功率输入源和工作在从约300kHz到约400kHz频率范围内的低频RF功率输入源；将所述高频RF功率输入源设置为从约10W到约200W范围内的标称值；将所述低频RF功率输入源设置为从约0W到约100W范围内的标称值；将所述等离子体增强化学气相沉积处理室压强设置为从约2Torr到约10Torr范围内的标称值；将所述等离子体增强化学气相沉积加热器设置为提供具有从约375℃到约525℃范围内的标称值的衬底温度的温度；以及通过化学气相沉积在单个沉积步骤中在所述衬底上沉积厚度范围从约300埃到约1000埃的氮化硅膜，从而使所述沉积的氮化硅膜具有标称值范围从约-1.4GPa到约+1.5GPa的应力。
2.如权利要求1所述的方法，其中所述沉积的氮化硅膜具有范围从约-1.4GPa到约0MPa的应力。
3.如权利要求1所述的方法，其中所述沉积的氮化硅膜具有范围从约0MPa到约+1.5GPa的应力。
4.如权利要求3所述的方法，其中所述沉积的氮化硅膜具有范围从约+800MPa到约+1.5GPa的应力。
5.如权利要求1所述的方法，其中所述氮化硅膜是在范围从约375℃到约525℃的衬底温度下沉积的。
6.如权利要求5所述的方法，其中所述氮化硅膜是在范围从约375℃到约455℃的衬底温度下沉积的。
7.如权利要求1所述的方法，其中所述高频功率输入源被设为从约30W到约100W范围内的标称值。
8.如权利要求7所述的方法，其中所述高频功率输入源被设为从约30W到约80W范围内的标称值。
9.如权利要求1所述的方法，其中所述低频功率输入源被设为从约10W到约50W范围内的标称值。
10.如权利要求9所述的方法，其中所述低频功率输入源被设为从约10W到约40W范围内的标称值。
11.如权利要求1所述的方法，其中所述等离子体增强化学气相沉积处理室压强被设为从约2Torr到约6Torr范围内的标称值。
12.一种在衬底上进行沉积期间调节单层氮化硅膜的应力的方法，包括将衬底置于等离子体增强化学气相沉积室中，其中所述等离子体增强化学气相沉积室能够处理直径约为300mm的衬底，并且所述等离子体增强化学气相沉积室具有工作在从约13MHz到约14MHz频率范围内的高频RF功率输入源和工作在从约300kHz到约400kHz频率范围内的低频RF功率输入源；将所述高频RF功率输入源设置为从约10W到约200W范围内的标称值；将所述低频RF功率输入源设置为从约0W到约100W范围内的标称值；将所述等离子体增强化学气相沉积处理室压强设置为从约2Torr到约15Torr范围内的标称值；将所述等离子体增强化学气相沉积加热器设置为提供具有从约375℃到约525℃范围内的标称值的衬底温度的温度；以及通过化学气相沉积在单个沉积步骤中在所述衬底上沉积厚度范围从约300埃到约1000埃的氮化硅膜，从而使所述沉积的氮化硅膜具有标称值范围从约-1.4GPa到约+1.5GPa的应力。
13.如权利要求12所述的方法，其中所述沉积的氮化硅膜具有范围从约-1.4GPa到约0MPa的应力。
14.如权利要求12所述的方法，其中所述沉积的氮化硅膜具有范围从约0MPa到约+1.5GPa的应力。
15.如权利要求14所述的方法，其中所述沉积的氮化硅膜具有范围从约+800MPa到约+1.5GPa的应力。
16.如权利要求12所述的方法，其中所述氮化硅膜是在范围从约375℃到约525℃的衬底温度下沉积的。
17.如权利要求16所述的方法，其中所述氮化硅膜是在范围从约375℃到约455℃的衬底温度下沉积的。
18.如权利要求12所述的方法，其中所述高频功率输入源被设为从约50W到约200W范围内的标称值。
19.如权利要求18所述的方法，其中所述高频功率输入源被设为从约75W到约150W范围内的标称值。
20.如权利要求12所述的方法，其中所述低频功率输入源被设为从约10W到约100W范围内的标称值。
21.如权利要求20所述的方法，其中所述低频功率输入源被设为从约10W到约60W范围内的标称值。
22.如权利要求12所述的方法，其中所述等离子体增强化学气相沉积处理室压强被设为从约2Torr到约10Torr范围内的标称值。
23.一种应力被调节的单层氮化硅膜，其中所述膜具有范围从约300埃到约1000埃的厚度，并且所述膜表现出范围从约-1.4GPa到约+1.5GPa的应力。
24.如权利要求23所述的应力被调节的单层氮化硅膜，其中所述膜表现出范围从约-1.4GPa到约0MPa的应力。
25.如权利要求23所述的应力被调节的单层氮化硅膜，其中所述膜被调节为具有范围从约0MPa到约+1.5GPa的应力。
26.如权利要求25所述的应力被调节的单层氮化硅膜，其中所述膜被调节为具有范围从约+800MPa到约+1.5GPa的应力。
27.如权利要求23所述的应力被调节的单层氮化硅膜，其中所述膜是利用等离子体增强化学气相沉积来沉积的。
28.一种用于执行等离子体增强化学气相沉积的半导体处理室，其中所述等离子体增强化学气相沉积室包括工作在从约13MHz到约14MHz频率范围内的高频功率输入源和工作在从约300kHz到约400kHz频率范围内的低频功率输入源，并且所述室能够在单个沉积步骤中沉积厚度至少为100埃的膜层。
29.如权利要求28所述的处理室，其中所述室内的反应物具有至少为9秒的停留时间。
30.如权利要求28所述的处理室，其中所述室能够在单个沉积步骤中沉积厚度范围从约100埃到约1000埃的膜层。
31.如权利要求30所述的处理室，其中所述室能够在单个沉积步骤中沉积厚度范围从约300埃到约1000埃的膜层。
32.如权利要求31所述的处理室，其中所述室内的反应物具有范围从约15秒到约100秒的停留时间。
33.如权利要求28所述的处理室，其中所述高频功率输入源采用范围从约10W到约200W的RF功率。
34.如权利要求28所述的处理室，其中所述低频功率输入源采用范围从约0W到约100W的RF功率。
35.如权利要求28所述的处理室，其中所述低频功率输入源能够以0.1W的步幅调整。
36.如权利要求34所述的处理室，其中所述低频功率输入源能够以0.1W的步幅调整。
37.如权利要求34所述的处理室，其中所述室能够工作在提供具有从约375℃到约525℃范围内的标称值的衬底温度的加热器温度下。
全文摘要
我们已经发现，可以通过操作某些膜沉积参数来调节单层氮化硅膜的应力。这些参数包括工作在不同频率范围内的多个(一般是两个)功率输入源；沉积温度；处理室压强；和沉积源气体的组分。具体而言，我们已经发现，可以通过PECVD在单个沉积步骤中沉积膜来产生应力被调节在约－1.4GPa(压应力)到约+1.5GPa(张应力)范围内的单层薄(厚度为300埃到1000埃)氮化硅膜，沉积条件如下衬底温度在约375℃到约525℃的范围内，处理室压强范围从约2Torr到约15Torr。
文档编号C23C16/34GK1914717SQ200580003451
公开日2007年2月14日 申请日期2005年1月25日 优先权日2004年1月29日
发明者柯布姆·军, 萨姆－叶·贝提·唐, 马丁·杰伊·瑟默恩斯, 礼萨·阿尔加瓦尼, 埃勒·Y·加可 申请人:应用材料公司