专利名称：用于制备受控应力的氮化硅膜的方法
技术领域：
本发明的实施例一般地涉及用于沉积基于硅的材料的方法。更具体地，本发明涉及用于制备多层氮化硅膜的化学气相沉积技术。
背景技术：
氮化硅膜被常用于形成集成电路的器件的制造。依据所沉积的膜的具体应用，这些膜必须具有不同的特性。对于某些应用来说要重点控制的一个特性是膜应力。例如，在一些应用中，理想的是形成具有较高应力(与下方的硅衬底相比)的氮化硅膜，以提高通过硅的电子迁移率。这样的提高的电子迁移率提高了NMOS/NFET器件的速度。
在其它的应用中，理想的是形成具有较低应力(与下方的硅衬底相比)的氮化硅膜，以使从例如下方的衬底开始的层的位错最小化，或者使衬底自身的位错的形成最小化。这样的位错损害器件的功能，因为其在不希望这样的地方散射电子/空穴的运动和/或增强扩散。此外，目前的制造技术使用不同的处理工具来制造间隔层结构，导致这些部件的时间和成本增加。
因此，在本领域中存在对于制备氮化硅膜的改善方法的需要。
发明内容
本发明提供了用于在半导体衬底上制备多层氮化硅膜的方法。在一个实施例中，用于在半导体衬底上制备多层氮化硅膜的方法包括提供衬底，所述多层氮化硅膜将被形成在所述衬底上；以及在一个处理反应器中通过如下操作形成所述多层氮化硅膜(a)在所述基底机构上沉积包括氮化硅的底部层；(b)在所述底部层上沉积包括应力控制材料的中间层；和(c)在所述中间层上沉积包括氮化硅的顶部层。与单独的氮化硅相比，所述应力控制材料选择性地增大或者减小多层氮化硅膜的应力。
在另一个实施例中，用于在半导体衬底上制备多层氮化硅膜的方法包括在衬底上形成氮化硅底部层；在所述底部层上形成一层或者多层中间层，其中，所述一层或多层中间层的组成被选择来控制所述多层氮化硅膜的应力；以及在所述一层或多层中间层上形成氮化硅上部层。
通过结合附图来考虑下面的详细描述，本发明的教导将变得清楚，在如图中图1描绘了示出根据本发明的一个实施例的用于制备具有受控应力的多层氮化硅膜的方法的流程图；图2描绘了具有根据图1的方法在其上制备的应力受控氮化硅膜的衬底的示意性剖视图；图3描绘了可以用于实施图1的方法中的部分步骤的一类示例性CVD反应器的示意图；图4描绘了示出用于使用本发明的多层氮化硅膜的一个实施例制备浅沟槽隔离结构的方法的一个实施例的流程图；以及图5A-5G共同描绘了使用图4的方法制备的浅沟槽隔离结构的一系列适应性剖视图。
如果可以的话，在本文中所使用的相同的标号指代附图中共用的相同元件。附图中的图像为了说明的目的而被简化，没有按比例绘制。
附示了本发明的示例性实施例，因此，不因被认为是对本发明的范围的限制，本发明可以允许其它等效实施例。
具体实施例方式
本发明一般地涉及用于在集成半导体电路和器件中制备受控应力的、多层氮化硅膜(本文也称为氮化硅叠层)的方法。
图1描绘了根据本发明的一个实施例在衬底上期望位置的上方制备多层氮化硅膜的方法100的流程图。方法100包括各种在制造氮化硅叠层的过程中对衬底执行的处理步骤。本文省略了对本领域公知的子步骤和辅助工艺(例如，工艺控制子步骤、光刻工序等)描述。如方法100所述形成的受控应力、多层氮化硅膜适用于例如场效应晶体管(FET)、动态随机访问存储器(DROM)、快闪存储器、静态随机访问存储器(SRAM)、基于互补金属氧化物半导体(CMOS)结构的先进图像传感器、先进发光二极管(LED)结构等的制造。
方法100的每一个步骤可以使用低压化学气相沉积(LPCVD)反应器，以及本领域技术人员已知的其它合适的处理反应器(诸如化学气相沉积(CVD)反应器、原子层沉积(ALD)反应器、批沉积反应器等)来执行。例如，ALD反应器可以用于提供更精确定义和可控的叠层，但代价是产量减小/额外的成本。或者，CVD反应器可以用于提高沉积速率，由此增大产量/减小成本。而且，方法100的每一个步骤可以被原位地执行，即在同一处理室或者在同一处理工具内执行。适于执行本发明方法的一种LPCVD反应器在下面参考图3进行了简短地讨论。此外，适于执行方法100的一种LPCVD反应器是可从加利福尼亚Santa Clara的应用材料公司得到的SiNgenPlus LPCVD反应器。
图2描绘了衬底的示意性剖视图，其中，使用图1的方法的一个实施例在衬底200上制备受控应力多层氮化硅膜210。图2中的图像没有按比例绘制，并且为了说明的目的而被简化。为了最好地理解本发明，读者应该同时参考图1和图2。
方法100开始于步骤102，并且进行到步骤104，在步骤104提供了衬底200。衬底200的实施例包括但不限于半导体晶片，诸如结晶硅(例如，Si<100>或者Si<111>)、氧化硅，应变硅、SOI、硅锗、掺杂或者未掺杂多晶硅晶片等。一般来说，其中形成受控应力多层氮化硅膜的表面可以包括裸露硅、阻挡材料、低k或高k电介质材料、导电材料等的区域。例如，受控应力多层氮化硅膜可以形成在半导体衬底上，作为形成与集成电路相关的某些器件或者结构(诸如阻挡层、间隔物结构等)的工艺的一部分。任选地，在形成受控应力多层氮化硅膜之前，可以通过选择性执行诸如抛光、退火、烘烤、刻蚀、还原、氧化、卤化、羟化等之类的处理来预处理衬底200。在一个实施例中，衬底200是结晶硅晶片。
在步骤105，具有受控应力的多层氮化硅膜210被形成在衬底200上。步骤105包括一系列步骤，其中如下面更详细描述的，底部层202、中间层204和上部层206被沉积。
在步骤106，包括氮化硅(Si3N4)或掺碳的氮化硅的底部层被沉积在衬底上。在图2中所示的实施例中，底部层202被沉积在衬底200的暴露表面上。在其它的实施例中，底部层202可以被沉积在例如与集成电路或者类似的器件的制造相关的沉积在衬底上的各种材料上。底部层202包括氮化硅或者掺碳的氮化硅，并且被沉积到约50-500埃的厚度。在一个实施例中，底部层202被沉积到约250埃的厚度。底部层202的厚度是示例性的并且不应当作限制性因素。可以想到可以可选地使用具有其它厚度的层。还可以想到在步骤106期间，类似于底部层202的多层可以被附加地形成在底部层202的顶部。
在一个实施例中，底部层202使用下面所讨论的示例性化学剂和工艺来形成。任选地，底部层202可以掺杂其它元素，以控制膜特性，诸如相对于在衬底的进一步处理中所使用的化学剂的层的刻蚀选择性。在一个实施例中，底部层202可以掺杂碳(C)。用于形成氮化硅和掺杂氮化硅膜的其它工艺被公开于R.Suryanarayanan lyer等2005年10月6日递交的标题为“METHOD AND APPARATUS FOR THE LOW TEMPERATUREDEPOSITION OF DOPED SILICON NITRIDE FILMS”的美国专利申请Ser.No.11/245,373中，这里通过引用将其全文包含于此。
在一个实施例中，底部层202可以使用包含氮化化学剂和硅源化学剂(都以气态或者液态的形式)的混合物来形成。在一个实施例中，氮化化学剂包括氮气(N2)、氨气(NH3)、肼(N2H4)等中的至少一种，硅源化学剂包括二(叔丁基氨基)硅烷(BTBAS)、甲硅烷(SiH4)、二硅烷(Si2H6)、二氯硅烷(SiH2Cl2)、六氯二硅烷(Si2Cl6)等中的至少一种。
在其它实施例中，步骤106可以使用具有化学式R(C)-CxNyR(N)的含碳的氮化化学剂，其中R(C)是氢(H)或者其它烃基，R(N)是氮或者其它含氮基团，x和y是整数。合适的化学剂的实例包括(CH3)3-N、H3C-NH2、甲胺、H3C-NH-NH2、甲基肼、(H3C)-N＝NH和HC≡N、及其其它的此类化学剂。
在另外的实施例中，步骤106可以使用具有化学式(SiR3)3-N、(SiR3)2N-N(SiR3)2、或(SiR3)N＝N(SiR3)的含氢的硅源化学剂，其中R是氢(H)、烃基、或者由甲基、乙基、苯基、三烷基、丁基或其组合构成的片断。在一个实施例中，R包含氢，并且不包含卤素。在另一个实施例中，R包含氢和一种或多种卤素元素。合适的硅源化学剂的实例包括(SiH3)3-N、(SiH3)2N-N(SiH3)2、(SiH3)N＝N(SiH3)、三甲硅烷基胺、以及其它此类的化学剂。此外，针对下面所述的其它层和步骤所公开的其它源气体可以被用于形成本文所描述的任何层中的类似材料。掺碳的氮化硅膜可以使用例如上面提到的含碳的硅源化学剂中的至少一种来形成。作为一种可选方式或者结合地，诸如C2H4、C4H8等的碳源化学剂可以被添加到上面所公开的硅源和氮化化学剂中，以形成掺碳的氮化硅膜。
在一个实施例中，氮化硅底部层202可以在诸如SiNgenPlus300mm反应器之类的LPCVD反应器中通过如下工艺形成以约10-15000sccm提供氨气(NH3)并以约1-100sccm提供甲硅烷(SiH4)(即，NH3∶Si2H6流率比的范围为1∶10～15000∶1)，同时保持约650-800℃的衬底底座温度和约10-350Torr的室压强。沉积工艺的持续时间为约10-600秒，但是可以根据沉积速率和所期望的层厚度而变化。一种具体的工艺提供10000sccmNH3、17sccmSiH4(即，NH3∶Si2H6流率比为588∶1)，同时保持约700℃的衬底温度和约240Torr的室压强。
在另一个实施例中，掺碳的氮化硅底部层202可以在诸如SiNgenPlus300mm反应器之类的LPCVD反应器通过如下工艺形成以约25-5000sccm提供氨气(NH3)，以约50-1000mg/min提供BTBAS，同时保持约600-700℃的衬底底座温度和约10-350Torr的室压强。沉积工艺的持续时间为约10-600秒，但是可以根据沉积速率和所期望的层厚度而变化。一种具体的工艺提供40sccmNH3、305mg/minBTBAS，同时保持约675℃的衬底温度和约275Torr的室压强。用于沉积掺杂氮化硅底部层202的工艺条件的其它实例在前面所并入的美国专利申请Ser.No.11/245,373中有描述。
在步骤108，包括应力控制材料的中间层被沉积在底部层上。可以想到，在步骤108期间，多层中间层可以被形成在底部层的顶部，以控制多层氮化硅膜210的应力。假设各个层彼此没有相互作用，即，不存在对于多层氮化硅膜的总应力值有影响的界面反应。还假设，热失配应力可忽略，并且多层氮化硅膜或者叠层的应力控制主要利用各个层的内应力来完成。因此，具有1到i层和总厚度t的叠层的总应力σ为σ＝σ1(t1/t)+σ2(t2/t)+σ3(t3/t)+…+σi(ti/t)(方程1)其中，σi为叠层的单个的第i层的应力，ti为叠层的单个的第i层的厚度(即，t1+t2+t3+…+ti＝t)。因此，一层或多层中间层可以被选择性地形成来控制多层氮化硅膜的总应力。
对于用于形成中间层的材料的选择取决于中间层的所期望的应力并由此取决于总的多层氮化硅膜210的所期望的应力。例如，在其中多层氮化硅膜210的应力将被增大的实施例中，中间层包括含硼材料，诸如氮化硼(BN)和/或掺硼的氮化硅(SiN-B)。包括这样的含硼材料的中间层得到具有较高应力的多层氮化硅膜210。或者，在其中多层氮化硅膜210的应力将被减小的实施例中，中间层包括含碳材料(诸如碳化硅(SiC)和/或掺碳的氮化硅(SiN-C)、和/或含氧的材料(诸如氧化硅(SiO2)或者氧氮化硅(SiO-N))。包括这样的含碳或者含氧材料的中间层得到具有较低应力的多层氮化硅膜210。在其中多层氮化硅膜210的性质(诸如折射率(RI)、湿法和干法刻蚀速率选择性、化学机械抛光(CMP)速率等)要与氮化硅底部层和上部层相一致的实施例中，中间层优选包括掺杂氮化硅，例如掺硼或者掺碳的氮化硅。
在图2所示的实施例中，中间层204被沉积在底部层202上。在一个实施例中，中间层204包括诸如氮化硼和/或掺硼的氮化硅之类的含硼材料，并且被形成到约50-500埃之间的厚度。或者，中间层204包括诸如碳化硅和/或掺碳的氮化硅之类的含碳材料，并且被形成到约50-500埃之间的厚度。中间层204的实施例的厚度值是示例性的，不应被当作限制性因素。可以想到，可以可选地使用具有其它厚度的层。
可以使用上面参考步骤106所述的氮化硅膜化学剂加上诸如三氯化硼(BCl3)、甲硼烷(BH3)、乙硼烷(B2H6)、或其它含硼源化学剂中的至少一种的掺杂化学剂，来形成包括含硼的氮化硅膜的中间层204。或者，包括含碳的氮化硅膜的中间层204可以使用上面参考步骤106所述的掺碳的氮化硅膜化学剂来形成。
在一个实施例中，使用LPCVD反应器，含硼的氮化硅中间层204可以通过如下工艺形成以约25-5000sccm提供氨气(NH3)，以约50-1000mg/min提供BTBAS，以及以约25-500sccm提供诸如B2H6(通常以H2或He或N2稀释)、BCl3等之类的含硼源化学剂，同时保持约500-700℃的衬底底座温度和约10-350Torr的室压强。沉积工艺的持续时间为约10-600秒，但是可以根据沉积速率和所期望的层厚度而变化。一种具体的工艺提供40sccmNH3、305mg/minBTBAS，以及150sccmB2H6，同时保持约550℃的衬底温度和约275Torr的室压强。
在另一个实施例中，使用LPCVD反应器，含硼中间层204可以通过如下工艺形成以约25-5000sccm提供氨气(NH3)，以约25-500sccm提供诸如B2H6之类的含硼源化学剂，同时保持约500-700℃的衬底底座温度和约10-350Torr的室压强。沉积工艺的持续时间为约10-600秒，但是可以根据沉积速率和所期望的层厚度而变化。一种具体的工艺提供40sccmNH3以及150sccmB2H6，同时保持约650℃的衬底温度和约275Torr的室压强。
在另一个实施例中，含碳的氮化硅中间层204可以使用上面参考步骤106所述的工艺来形成。含碳的氮化硅中间层204可以通过如下工艺形成以约25-5000sccm提供氨气(NH3)，以约50-1000mg/min提供BTBAS，同时保持约600-700℃的衬底底座温度和约10-350Torr的室压强。沉积工艺的持续时间为约10-600秒，但是可以根据沉积速率和所期望的层厚度而变化。一种具体的工艺提供40sccmNH3、305mg/minBTBAS，同时保持约675℃的衬底温度和约275Torr的室压强。
在另一个实施例中，使用LPCVD反应器，含碳中间层204可以通过如下工艺形成以约25-5000sccm提供氨气(NH3)，以约25-500sccm提供诸如C2H4的含碳源化学剂，同时保持约500-700℃的衬底底座温度和约10-350Torr的室压强。沉积工艺的持续时间为约10-600秒，但是可以根据沉积速率和所期望的层厚度而变化。一种具体的工艺提供40sccmNH3、150sccmC2H4，同时保持约650℃的衬底温度和约275Torr的室压强。
在步骤110，上部层被形成在中间层的顶部，以完成多层氮化硅膜。上部层一般包括氮化硅或者掺碳的氮化硅，并且在一个实施例中，使用上面参考步骤106所述的工艺来形成。上部层可以被形成到约50-500埃之间的厚度。在一个实施例中，上部层的厚度为约250埃。上部层的厚度是示例性的，不应被认为是限制。还可以想到在步骤110期间，类似于上部层204的多个层可以被附加地形成在中间层204的顶部。
多层氮化硅膜的总厚度一般在约200-800埃之间。在一个实施例中，多层氮化硅膜的总厚度为约750埃。可以想到，根据具体应用所要求的所期望的应力或者其它特性，可以调整底部层、中间层和/或上部层中的任何一层或者全部的厚度。在衬底上的薄膜中的应力σf由Stoney方程给出σf=ts2×Es(biaxial)tf×6R(1-vs)]]>(方程1)其中，ts和tf分别是衬底和膜的厚度，Es和vs是衬底的杨氏模量和泊松比，R是弯曲半径。上面Stoney方程和方程1表明应力是各个层的内应力和各个层的厚度的函数。如上所讨论的，这可以被用于控制总的膜叠层应力。因此，已知各个层的内应力和具体应用所需的最终应力和最终厚度的边界条件，允许预定各个层的最佳厚度。
在图2所示的实施例中，上部层206被沉积在中间层204的顶部。层202、204和206一同形成了多层氮化硅膜210。
在完成步骤110之后，在步骤112，方法100结束。方法100有利地利用组成层的特性并且形成具有受控的膜应力的多层氮化硅膜。更具体地，通过对多层氮化硅膜的一层或者多层中间层的形成的选择和控制，膜应力可以被选择性地控制，以或者增大或者减小所得到的沉积膜的应力。因此，可以通过如上文所公开的依次沉积各个材料层，控制特定的多层氮化硅膜的应力。此外，可以有利地在一个处理反应器中形成多个层，由此防止了多层氮化硅膜层的污染。在完成多层氮化硅膜之后，可以在同一或者其它处理室中继续进行其它的处理，以完成衬底上的各种器件的形成，例如继续进行FET器件的制造。
图4描绘了示出用于在方法400的流程图，方法400用于使用根据上面所公开的教导的一个实施例的多层氮化硅膜的一个实施例在衬底中制备浅沟槽隔离(STI)结构。在此实例中，目的是减小总的膜叠层的应力。方法400包括在STI结构的制备过程中对衬底执行的各种处理步骤。为了清楚的目的在本文中省略了对本领域公知的子步骤和辅助工艺(例如，工艺控制子步骤、光刻工序等)的描述。
图5A-5G共同描绘了利用使用图4的方法的一个实施例的多层氮化硅膜的一个实施例在衬底中形成的浅沟槽隔离(STI)结构的一系列示意性剖视图。在图5A-5G所示的实施例中，STI结构被形成在衬底502某一区域，该区域设置在随后被形成在衬底502上的相邻器件(没有示出)之间，其中所述器件例如为晶体管。
图5A-5G中的剖视图涉及例如与场效应晶体管(FET)的制造相关的执行来在衬底中制作STI结构的各个处理步骤。因此，例如与半导体衬底上的FET或者其它器件的制造相关的、可以在衬底上执行的在先和后续的处理步骤没有被示出。此外，图5A-5G中的图像没有按比例绘制，并且为了说明的目的而被简化。为了最好地理解本发明，读者应该同时参考图4和图5A-5G。
方法400开始于步骤402，并且进行到步骤404，在步骤104衬垫氧化物层504被形成在衬底502上，如图5A所示。衬底502可以类似于上面针对图2所描述的衬底200。任选地，在形成STI结构之前，可以通过选择性执行诸如抛光、退火、烘烤、刻蚀、还原、氧化、卤化、羟化等之类的处理来预处理衬底502。在一个实施例中，衬底502是结晶硅晶片。
衬垫氧化物层504可以由例如氧化硅(SiO2)、氧氮化硅(SiON)等形成到约100-500埃的厚度。可以想到其它的材料和厚度可以用于形成与STI结构的制造结合使用的衬垫氧化物层504。衬垫氧化物层504可以在任何合适的反应器中形成，例如SiNgenPlus LPCVD反应器。用于形成衬垫氧化物层504的合适的工艺的实例在美国专利申请Ser.No.6,713,127(2004年3月30日授权给Subramony等，以后称为’127专利)中有描述，上述美国专利的全文通过引用被包含于此。
在步骤405，多层氮化硅膜505被沉积在衬垫氧化物层504的上方，如图5B所示。多层氮化硅膜505类似于上面参考图2所公开的多层氮化硅膜210。在图4和图5B-5G所描绘的实施例中，多层氮化硅膜505包括形成在衬垫氧化物层504的顶部(步骤406)的底部层506、形成在底部层506的顶部(步骤407)的中间层507、以及形成在中间层507的顶部(步骤408)的上部层508。
在步骤406，底部层506被沉积在衬垫氧化物层504上。底部层506可以被沉积到约500-2500埃的厚度。在一个实施例中，底部层506被沉积到约1162.5埃的厚度。可以想到可以可选地使用具有其它厚度的层。
底部层506与上面参考图2所描述的底部层202大致相似。此外，底部层506可以具有与衬垫氧化物层504的低应力界面，以有利于减小衬底502中的位错，例如硅衬底的晶体结构中的位错。衬底502的位错的减少有利于减小由于沿着衬底502中的这些位错的电子跳跃导致的漏电流。适用于形成具有适用于STI和其它结构的制造的特性的底部层506的其它化学剂和工艺条件的实例被公开于lyer等2005年11月12日递交的标题为“METHOD OF FABRICATING A SILICON NITRIDE STACK”的美国专利申请Ser.No.11/273,380中，这里通过引用将其全文包含于此。
在步骤407，中间层507被沉积在底部层506之上。中间层507类似于上面针对图2所描述的中间层204。在一个实施例中，中间层507包括掺碳的氮化硅和/或碳化硅，以进一步减小多层氮化硅膜505的应力，由此进一步减小在衬底200中形成位错的可能性。中间层507可以被沉积到约100-2000埃的厚度。在一个实施例中，中间层507被沉积到约387.5埃的厚度。可以想到，可以可选地使用具有其它厚度的层。任选地，如上面针对图1所描述的，可以在底部层506和上部层508之间沉积一层或者多层附加的层(没有示出)。
在步骤408，上部层508被沉积在中间层507上。上部层508可以被沉积到约100-2000埃的厚度。上部层508类似于上面针对图2所描述的上部层206。在一个实施例中，上部层508被沉积到约387.5埃的厚度。可以想到，可以可选地使用具有其它厚度的层。多层氮化硅膜505的总厚度一般在约500-2500埃之间。
虽然上部层508可以使用上面参考层206所述的工艺化学剂来形成，但是，用于形成上部层508的工艺参数可以被选择性地控制，以形成具行高耐氧化性的膜，例如有利于多层氮化硅膜505对于可能在STI结构制备工艺中执行的后续氧化工艺的耐性。此外，上部层508还可以被控制来具有一定的折射率(RI)，该折射率(RI)被优化例如来有利于光致抗蚀剂沉积和图案化以及有利于STI结构制造工艺中的后续的沟槽刻蚀步骤。这样的工艺控制的实例在前面所并入的美国专利申请Ser.No.11/273,380中有描述。
在步骤410，光致抗蚀剂层510被沉积在上部层508，并被图案化以形成开口512，如图5C所示。光致抗蚀剂层510一般可以被形成到约2000-8000埃的厚度。但是可以想到，光致抗蚀剂层510的厚度可以是适于后续的处理和STI结构的形成的任何厚度。开口512的尺寸和形状对应于在此将形成STI结构的沟槽的区域。光致抗蚀剂层510可以使用本领域已知的常规方法来沉积和图案化。
在步骤412，利用图案化的光致抗蚀剂层510作为掩模，沟槽514被刻蚀穿过多层氮化硅膜505和衬垫氧化物层504并且刻蚀到衬底502中，如图5D所示。STI结构的沟槽514一般约2000-4000埃深和约1000-3000埃宽。但是可以想到，沟槽514的深度和宽度可以是任何适用于STI结构的值。沟槽514可以通过常规的刻蚀方法形成。
在步骤414，沟槽的暴露表面(例如，衬底502)被氧化，以形成沟槽内衬516，如图5E所示。沟槽内衬516一般包括一层氧化硅，其形成在衬底502的定义出沟槽514的边界的暴露表面上。沟槽内衬516一般为约50-200埃厚。但是可以想到，内衬516的厚度可以是任何适用于STI结构的沟槽内衬的值。沟槽内衬516可以通过任何合适的氧化工艺形成，例如在快速热处理(RTP)室(诸如可从加利福尼亚Santa Clara的应用材料公司得到的RadOxTM室)中的原位蒸汽生成(ISSG) 艺或者热炉氧化。
在步骤416，材料层518被沉积以填充沟槽514，如图5F所示。材料518可以包括氧化硅、掺硼和/或磷的氧化硅等。材料518一般以保形涂覆沟槽内衬516并且填充沟槽514的方式被沉积。如本领域已知的，材料518可以通过任何合适的方法沉积，诸如化学气相沉积(CVD)、旋涂等。
在步骤418，多余的材料518、多层氮化硅膜505和衬垫氧化物层504被去除，留下STI结构500，该STI结构500具有与衬底502的上表面基本平齐的上表面。多余的材料518、多层氮化硅膜505和衬垫氧化物层504可以通过任何合适的工艺去除，诸如化学机械抛光(CMP)、刻蚀等。
在完成步骤418之后，在步骤420，方法400结束。在完成STI结构500之后，可以在同一或者其它处理室中继续进行其它处理，以完成衬底上的各种器件的形成。例如，具有在此形成的STI结构500的衬底502 可以进一步经过处理以形成将在STI结构500两侧被相互隔离的晶体管或者其它器件。
在另一实施例中，具有高应力的应力受控的多层氮化硅膜可以用于增大在下方的衬底上引起的应力。例如，具有高应力的应力受控的多层氮化硅膜可以被形成在代替在lyer等2004年7月6日递交的题为“SILICONNITRIDE FILM WITH STRESS CONTROL”的美国专利申请Ser.No.10/885,969中所述的氮化物刻蚀停止层。
图3描绘了可以用于实施图1的方法100中的部分步骤的一个示例性LPCVD反应器300的示意图。合适的LPCVD反应器的其它实例在lyer等2004年8月4日递交的美国专利申请Ser.No.10/911,208和Smith等2005年6月8日递交的美国专利申请Ser.No.11/147,938中有描述。在图3所描绘的实施例中，反应器300包括处理室301、泵系统338、气体板336、功率源316和控制器346。
处理室301一般包括上部组件303、底部组件308和底座提升组件331。上部组件303一般包括具有入口端口334和喷淋头344的盖310。底部组件308容纳衬底支撑底座324，并且包括具有壁306的室主体302。衬底出入端口328形成在室主体302中，以便于衬底322进入或者退出处理室301。底座提升组件331耦合到衬底支撑底座324，并且包括提升机构330、提升板318和一组提升销314。
衬底支撑底座324被布置在处理室301的内部空间304中，并且在处理过程中支撑衬底322。底座324包括加热器320，其被配置来调控衬底322的温度和/或内部空间304中的温度。加热器320耦合到功率源316，并且能够将衬底322保持在高达约800℃的温度。
喷淋头344通过多个开口354提供从气体板336输送来的气体或者蒸汽的分配。开口354的尺寸、几何形状、数量和位置被选择性地选择，以有利于到衬底322的预定的气体/蒸汽流模式。
气体板336将液态和/或气态形式的处理化学剂提供到处理室301。气体板336利用多个气体管线340耦合到盖310。每个气体管线340可以被选择性地适用于将特定的化学剂从气体板336运输到入口端口334，以及可以进行温度控制。
在操作中，底座提升组件330控制底座324在处理位置(如图3所示)和下方位置之间的抬升，其中，衬底322可以从所述下方位置通过衬底出入端口128传输到和传输出处理室301。组件301利用可伸缩软管332被密封地耦合到室主体302，并且可选地被配置来旋转衬底支撑底座324。
壁306可以被热调控。在一个实施例中，多个导管312被布置在壁306中，并且配置来循环调控壁的温度的传热流体。
泵系统338被耦合到形成在壁306中的泵端口326。泵系统338一般包括节流阀和一个或者多个布置来控制内部空间304中的压强的泵。从处理室301流出的气体行进通过泵吸环342，以提高衬底322的表面上的气流均一性。一种这样的泵吸环在lyer等2004年10月4日递交的题为“Thermal Chemical Vapor Deposition of Silicon Nitride Using BTBASBis(Tertiary-Butylamino Silane)in a Single Wafer Chamber”美国专利Ser.No.10/911,208中有描述，该美国专利通过引用被包含于此。
在可选实施例(没有示出)中，反应器300可以包含光激发系统，以及耦合到入口端口334的远程等离子体源，其中所述光激发系统通过盖310中的窗口将辐射能量输送到衬底322。
系统控制器346一般包括中央处理单元(CPU)350、存储器343以及辅助电路352，且耦合到并控制反应器300的多个模块和装置。在操作中，控制器346直接控制系统300的多个模块和装置，或者，控制与这些模块和装置相关联的管理员计算机(和/或控制器)。
本发明可以使用其它工艺和/或处理装置来实施，在这些工艺和/或处理装置中，本领域技术人员调节参数来实现可接受的特性，这没有偏离本发明的精神。
虽然前述内容涉及本发明的多个实施例，但是可以在不偏离本发明的基本范围的情况下设计本发明的其它和进一步的实施例，并且本发明的范围由所附权利要求确定。
权利要求
1.一种用于在半导体衬底上制备多层氮化硅膜的方法，包括提供衬底，所述多层氮化硅膜将被形成在所述衬底上；以及在一个处理反应器中通过如下操作形成所述多层氮化硅膜(a)在基底结构上沉积包括氮化硅的底部层；(b)在所述底部层上沉积包括应力控制材料的中间层；以及(c)在所述中间层上沉积包括氮化硅的顶部层。
2.如权利要求1所述的方法，其中，所述底部层、所述中间层和所述顶部层的厚度分别为约50-500埃。
3.如权利要求2所述的方法，其中，所述多层氮化硅膜的厚度为约200-800埃。
4.如权利要求1所述的方法，其中，步骤(a)还包括沉积包括掺碳的氮化硅的底部层。
5.如权利要求1所述的方法，其中，步骤(b)还包括选择性地沉积所述中间层，以控制所述多层氮化硅膜的应力。
6.如权利要求1所述的方法，其中，步骤(b)还包括沉积包括掺硼的氮化硅和氮化硼中的至少一个的中间层。
7.如权利要求6所述的方法，其中，步骤(b)还包括增大所述多层氮化硅膜的应力。
8.如权利要求1所述的方法，其中，步骤(b)还包括沉积包括掺碳的氮化硅、碳化硅、氧化硅和氧氮化硅中的至少一个的中间层。
9.如权利要求8所述的方法，其中，步骤(b)还包括减小所述多层氮化硅膜的应力。
10.如权利要求1所述的方法，其中，步骤(b)还包括在所述底部层和所述顶部层之间沉积两层或者更多层中间层。
11.如权利要求1所述的方法，其中，所述顶部层还包括碳。
12.如权利要求1所述的方法，其中，步骤(a)-(c)通过化学气相沉积执行。
13.如权利要求1所述的方法，其中，步骤(a)-(c)通过原子层沉积执行。
14.如权利要求1所述的方法，还包括在所述底部层上形成多层中间层。
15.如权利要求14所述的方法，还包括由包括掺硼的氮化硅和氮化硼中的至少一个的材料形成所述多层中间层。
16.如权利要求14所述的方法，还包括由包括掺碳的氮化硅、碳化硅、氧化硅和氧氮化硅中的至少一个的材料形成所述多层中间层。
17.如权利要求14所述的方法，其中，所述氮化硅底部层和所述氮化硅顶部层的至少一个掺杂碳。
18.如权利要求14所述的方法，还包括选择性地沉积所述多层中间层，以增大所述多层氮化硅膜的应力。
19.如权利要求14所述的方法，还包括选择性地沉积所述多层中间层，以减小所述多层氮化硅膜的应力。
全文摘要
本发明提供了用于在半导体衬底上制备多层氮化硅膜的方法。在一个实施例中，用于在半导体衬底上制备多层氮化硅膜的方法包括提供衬底，所述多层氮化硅膜将被形成在所述衬底上；以及在一个处理反应器中通过如下操作形成所述多层氮化硅膜(a)在基底结构上沉积包括氮化硅的底部层；(b)在所述底部层上沉积包括应力控制材料的中间层；和(c)在所述中间层上沉积包括氮化硅的顶部层。与单独的氮化硅相比，所述应力控制材料选择性地增大或者减小多层氮化硅膜的应力。
文档编号H01L21/318GK1964002SQ200610149888
公开日2007年5月16日 申请日期2006年10月27日 优先权日2005年11月12日
发明者R·苏亚纳哈亚南·耶尔, 萨恩吉夫·唐顿, 雅各布·W·史密斯 申请人:应用材料公司