专利名称：具有双栅结构的半导体器件的制造方法
技术领域：
本发明涉及用于制造半导体器件的方法，并且更具体地，涉及用于制造具有双栅结构的半导体器件的方法。
背景技术：
最近，许多研究人员致力于由多晶硅形成的双栅(下文称为“双多晶硅栅”(dual poly-gate))，以改进其局限性，如由设计尺寸的逐步减少所引起的短沟道效应。更详细而言，在N沟道金属氧化物半导体(NMOS)和P沟道金属氧化物半导体(PMOS)晶体管的栅中不使用N型杂质掺杂的多晶硅(下文称为“N型掺杂的多晶硅”)，而是在NMOS晶体管和PMOS晶体管中分别使用N型掺杂的多晶硅和P型杂质掺杂的多晶硅(下文称为“P型掺杂的多晶硅”)。
图1A到1C是图解说明用于制造具有双多晶硅栅的半导体器件的典型方法的简化剖面视图。
参考图1A，器件隔离层12形成于限定为NMOS区和PMOS区的衬底的某个区中，以隔离器件。栅氧化物层13和栅多晶硅层14顺序地形成于衬底11上。使用第一掩膜15执行第一离子注入工艺N+IMP，以使N型杂质注入于NMOS区中的栅多晶硅层14的一部分上，所述第一掩膜15露出NMOS区，但覆盖PMOS区。第一掩膜15由感光材料形成。在此，用N型杂质掺杂的栅多晶硅层14的部分被称为“N型掺杂的多晶硅层14A”。
参考图1B，剥除第一掩膜15，而感光层被涂覆在N型掺杂的多晶硅层14A和栅多晶硅层14上，并通过曝光及显影工艺图案化，以形成第二掩膜16，所述第二掩膜16露出PMOS区，但覆盖NMOS区。
使用第二掩膜16，执行第二离子注入工艺P+IMP，以使P型杂质注入于PMOS区中的栅多晶硅层的另一部分上，以形成P型掺杂的多晶硅层14B。
参考图1C，剥除第二掩膜16。硅化钨层17形成于N型掺杂的多晶硅层14A和P型掺杂的多晶硅层14B上，且在其上执行栅图案化工艺，以在NMOS区中形成N型掺杂的多晶硅栅14C并在PMOS区中形成P型掺杂的多晶硅栅14D。即，形成双多晶硅栅。
在以上典型的制造方法中，以两种不同类型的杂质注入栅多晶硅层14，以获得包括N型掺杂的多晶硅栅14C和P型掺杂的多晶硅栅14D的双多晶硅栅。第一和第二离子注入工艺N+IMP和P+IMP使用范围从1×1015cm-2到1×1016cm-2的高剂量的杂质，而不用范围从1×1012cm-2到1×1013cm-2的剂量水平。
当执行第一和第二离子注入工艺N+IMP和P+IMP时，相应的第一和第二掩膜15和16被用作感光图案。这时，感光图案经常在约200℃再流动并容易变弱，因而，感光图案在以高能量实施的第一和第二离子注入工艺N+IMP和P+IMP过程中基本上被硬化。
因此，高剂量的杂质经常在感光图案(即第一和第二掩膜15和16之一)和栅多晶硅层14之间的界面上导致硬化的情形，所述栅多晶硅层14设置在感光图案下面。因而，感光图案较不容易被剥除，导致界面上产生残余物。就是说，即使执行了剥除工艺，由于栅多晶硅层14和第一掩膜15之间以及栅多晶硅层14和第二掩膜16之间的强粘着性，因此也难以剥除光阻图案。这种困难通常是由于强黏着性不可能被完全去除的黏着层18(参考图1A和1B))所引起的。如图1A和1B所述，在使用高剂量的杂质的第一和第二离子注入工艺N+IMP和P+IMP过程中，黏着层18形成在栅多晶硅层14和第一掩膜15之间以及栅多晶硅层14和第二掩膜16之间。
由于甚至在剥除工艺之后仍残存的残余物，在双多晶硅栅和硅化钨层之间可能存在不良黏着性。因而，在栅图案化工艺后可能会产生有缺陷的图案，如翘起的图案。
发明内容
本发明的一个实施例涉及用于制造具有双多晶硅栅的半导体器件的方法，其中所述方法使离子注入工艺中所用的感光图案容易剥除，而未有残存物。
根据本发明的一方面，提供了用于制造半导体器件的方法，包括在之衬底上形成栅电介质层；在栅电介质层之上形成栅导电层，所述栅导电层有第一和第二部分；在栅导电层之上形成无定形碳层；在无定形碳层之上形成图案化的感光层，所述图案化的感光层暴露栅导电层的第一部分，所述栅导电层的第二部分被图案化的栅导电层所覆盖；使用图案化的感光层作为蚀刻掩膜来蚀刻无定形碳层，以形成图案化的无定形碳层；使用至少图案化的无定形碳层作为离子注入阻挡来执行第一离子注入工艺，以使第一类型的杂质注入于栅导电层的第一部分上；去除图案化的无定形碳层；以及将栅导电层图案化，以形成栅结构。
根据本发明的另一方面，提供了用于制造半导体器件的方法，包括在有第一区和第二区的衬底之上形成栅电介质层；在覆盖第一和第二区的栅电介质层之上形成栅导电层；在栅导电层之上形成第一碳层；在第一碳层之上形成第一感光层；提供暴露衬底的第一区并覆盖衬底的第二区的第一图案化的掩膜，所述第一掩膜包括第一感光层和第一碳层；使用第一图案化的掩膜来执行第一离子注入工艺，以使第一类型的杂质注入于衬底的第一部分上；去除第一图案化的掩膜；提供暴露衬底的第二区并覆盖衬底的第一区的第二图案化的掩膜，所述衬底的第一区已用第一类型的杂质注入，所述第二图案化的掩膜包括第二碳层和形成于第二碳层之上的第二感光层；使用第二图案化的掩膜来执行第二离子注入工艺，以使第二类型的杂质注入于衬底的第二部分上；去除第二图案化的掩膜；以及将所述栅导电层图案化，以限定第一区中第一类型的第一栅结构及第二区中第二类型的第二栅结构。
图1A到1C是图解说明用于制造具有双多晶硅栅的半导体器件的典型方法的简化剖面视图；以及图2A到2H是图解说明根据本发明实施例用于制造具有双多晶硅栅的半导体器件的方法的简化剖面视图。
具体实施例方式
以下，将参考附图来详细地描述本发明的典型实施例。
图2A到2H是图解说明根据本发明实施例的用于制造具有双多晶硅栅的半导体器件的方法的剖面视图。
参考图2A，器件隔离层22形成于限定为NMOS区和PMOS区的衬底21中，以相互隔离NMOS区和PMOS区。使用浅沟槽隔离(STI)方法来形成器件隔离层22。栅氧化物层23(或栅电介质层)和栅多晶硅层24顺序地形成于衬底21之上。
第一无定形碳层25(或第一碳层)形成于栅多晶硅层24之上。因为第一无定形碳层25可容易地象感光材料一样被去除，并且当执行蚀刻工艺时帮助其它材料不被蚀刻，所以第一无定形碳层25被用作针对高剂量离子注入的阻挡。第一无定形碳层25比往往是多孔的典型感光材料更致密。与典型的感光材料相比，可使用沉积方法来获得第一无定形碳层25，以减少注入到底部结构的杂质，所述沉积方法在约400℃到约600℃下执行。当第一无定形碳层25以少于约1,000的厚度形成时，杂质更易于渗透到底部结构，因而，第一无定形碳层25的厚度被设置为大于至少约1,000。
第一电介质层26(或第一中间电介质层)形成于第一无定形碳层25之上。第一电介质层26用作第一无定形碳层25之上针对离子注入的第一阻挡。为此，第一电介质层26形成为有大于约300的厚度。第一电介质层26包括氧化物材料、氮化硅(SiON)和氮化物材料。具体地，第一电介质层26可包括SiON。
感光层被涂覆在第一电介质层26之上，并通过曝光和显影工艺来图案化，以形成第一感光图案27，所述第一感光图案27打开NMOS区，但覆盖PMOS区。
参考图2B，使用第一感光图案27来蚀刻第一电介质层26和第一无定形碳层25，以使第一电介质层26和第一无定形碳层25的一部分残留于PMOS区中。参考数字25A和26A分别表示残留的第一无定形碳层和残留的第一电介质层。具体地，当蚀刻第一无定形碳层25A时，第一感光图案27也被去除。
参考图2C，在第一感光图案27残留的情况下，使用氧等离子体来剥除第一感光图案27。因为当残留在残留的第一无定形碳层25A之时，残留的第一电介质层26A可保证某一水平的选择性，所以残留的第一无定形碳层25A未被损坏。因此，包括残留的第一无定形碳层25A和残留的第一电介质层26A的第一掩膜100形成于PMOS区中。具体地，残留的第一电介质层26A用作对于残留的第一无定形碳层25A的离子注入的阻挡。
使用第一掩膜100，执行第一离子注入工艺N+IMP，以使N型杂质注入于NMOS区中的栅多晶硅层24上。结果，形成N型掺杂的多晶硅层24A。N型杂质可以是磷或砷，而第一离子注入工艺N+IMP使用高剂量的N型杂质，所述N型杂质范围从约1×1015cm-2到约1×1016cm-2。
然而，因为残留的第一无定形碳层25A是不同于第一感光图案27的致密材料，所以N型杂质较不可能穿透入残留的第一无定形碳层25A中。具体地，如上所述，因为残留的第一电介质层26A执行第一离子注入工艺N+IMP时阻挡的功能，所以N型杂质难于穿透。
参考图2D，剥除第一掩膜100。更详细地，使用干或湿蚀刻工艺来剥除残留的第一电介质层26A，且使用氧等离子体来剥除残留的第一无定形碳层25A。与第一感光的图案27相似，残留的第一无定形碳层25A包括容易被氧等离子体去除的材料。
参考图2E，第二无定形碳层28形成于N型掺杂的多晶硅层24A和栅多晶硅层24之上。第二无定形碳层28实质上与第一无定形碳层25相同，因而象感光材料一样易于被去除。当执行蚀刻工艺时，第二无定形碳层28帮助其它材料不被蚀刻。因而，第二无定形碳层28用作针对高剂量离子注入的阻挡。第二无定形碳层28是不同于具有多孔层特征的感光材料的致密材料。
第二电介质层29(或第二中间电介质层)形成于第二无定形碳层28之上。第二电介质层29用作针对离子注入的阻挡。为此，第二电介质层29形成为厚于约300的厚度。第二电介质层29包括氧化物材料、SiON或氮化物材料。具体地，第二电介质层29可包括SiON。
另一感光层被涂覆于第二电介质层29之上，并通过曝光和显影工艺来图案化，以形成第二感光图案30，所述第二感光图案30打开PMOS区，但覆盖NMOS区。
参考图2F，使用第二感光图案30，蚀刻第二电介质层29和第二无定形碳层28，以使NMOS区中的第二电介质层29和第二无定形碳层28的一部分残留。参考数字29A和28A分别表示残留的第二电介质层和残留的第二无定形碳层。当蚀刻第二无定形碳层28A时，第二感光图案30也被去除。
如果第二感光图案30残留，则使用氧等离子体来剥除第二感光图案30。因为通过残留于残留的第二无定形碳层28A上，残留的第二电介质层29A可确保某一水平的选择性，所以残留的第二无定形碳层28A未被损坏。因此，包括残留的第二无定形碳层28A和残留的第二电介质层29A的第二掩膜200形成于NMOS区中。具体地，残留的第二电介质层29A用作对于第二无定形碳层28A的离子注入的阻挡。
使用第二掩膜100，执行第二离子注入工艺P+IMP，以使P型杂质注入于PMOS区中的栅多晶硅层24上。结果，形成P型掺杂的多晶硅层24B。P型杂质可以是硼(B)或二氟化硼(BF2)，且第二离子注入工艺P+IMP使用高剂量的P型杂质，所述P型杂质范围从约1×1015cm-2到约1×1016cm-2。
然而，因为残留的第二无定形碳层28A是不同于第二感光图案30的致密材料，P型杂质较不可能穿透入残留的第二无定形碳层28A。具体地，因为残留的第二电介质层29A执行第二离子注入工艺P+IMP时阻挡的功能，所以P型杂质难于穿透。
参考图2G，剥除第二掩膜100。更详细地，使用干或湿蚀刻工艺来剥除残留的第二电介质层29A，且使用氧等离子体来剥除残留的第二无定形碳层28A。与第二感光图案30相似，残留的第二无定形碳层28A包括容易被氧等离子体去除的材料。
剥除第二掩膜200后，栅氧化物层23和N型掺杂的多晶硅层24A形成于NMOS区中衬底21的一部分之上，而栅氧化物层23和P型掺杂的多晶硅层24B形成于PMOS区中衬底21的另一部分之上。
参考图2H，尽管未示出，硅化钨形成于N型掺杂的多晶硅层24A和P型掺杂的多晶硅层24B之上，然后经历栅图案化工艺，以在NMOS区中形成包括N型掺杂的多晶硅栅24C和图案化的硅化钨层31的栅结构，并在PMOS区中形成包括P型掺杂的多晶硅栅24D和图案化的硅化钨层31的另一栅结构。
根据本发明的典型实施例，无定形碳层和电介质层被用作硬掩膜，执行针对离子注入工艺的阻挡的功能。无定形碳层比典型的感光材料更致密，因而，无定形碳层可作为针对离子注入工艺的阻挡。同样，当使用无定形碳层作为感光层时，感光层被剥除后通常残留的残余物较不可能产生。因此，能够减少有缺陷的图案的产生。
除无定形碳层以外，硬掩膜材料可以是钨、多晶硅或氧化物材料。然而，使用除无定形碳层以外的这些硬掩膜材料需要高温工艺，并延长了工艺时间。而且，通常难以去除这些硬掩膜材料通常。不同于无定形碳层，上述的硬掩膜材料可通过典型的光阻剥除工艺来去除，这样必须有附加的去除工艺。简言之，制造工艺变得复杂且延长，导致底部结构的损坏。
尽管双多晶硅栅在本实施例中举例说明，但其它的栅导电材料亦可用于形成双栅，并且使用感光材料作为针对离子注入工艺的阻挡，根据本发明的制造方法可实施到将杂质注入于导电层上的工艺。
具体地，因为无定形碳层允许感光材料的剥除(所述无定形碳被用于使用高剂量杂质的离子注入工艺，以形成双多晶硅栅)，随后的工艺可稳定地执行，因此增加了器件的产出。
本发明包括与2005年12月28日提交于韩国专利局的韩国专利申请No.KR 2005-0132500相关的主题，其在此全部引入作为参考。
虽然已关于某些典型实施例描述了本发明，对本领域的技术人员来说将显而易见的是，可进行各种变化和修改而不背离如在以下权利要求中所限定的本发明的精神或范围。
权利要求
1.一种用于制造半导体器件的方法，所述方法包括在衬底之上形成栅电介质层；在所述栅电介质层之上形成栅导电层，所述栅导电层有第一和第二部分；在所述栅导电层之上形成无定形碳层；在所述无定形碳层之上形成图案化的感光层，所述图案化的感光层暴露所述栅导电层的第一部分，所述栅导电层的第二部分被所述图案化的栅导电层覆盖；使用所述图案化的感光层作为蚀刻掩膜来蚀刻所述无定形碳层，以形成图案化的无定形碳层；使用至少所述图案化的无定形碳层作为离子注入阻挡来执行第一离子注入工艺，以使第一类型的杂质注入于所述栅导电层的第一部分上；去除所述图案化的无定形碳层；以及将所述栅导电层图案化，以形成栅结构。
2.如权利要求1的方法，进一步包括形成所述图案化的感光层之前，在所述无定形碳层之上形成中间电介质层。
3.如权利要求2的方法，其中所述中间电介质层包括从由基于氧化物的材料、基于氮化物的材料和氧氮化硅(SiON)组成的组中所选择的一个。
4.如权利要求3的方法，其中所述中间电介质层形成的厚度大于至少约300。
5.如权利要求1的方法，其中所述无定形碳层在约400℃到约600℃形成。
6.如权利要求1的方法，其中所述无定形碳层形成的厚度大于至少约1,000。
7.如权利要求1的方法，其中在去除所述图案化的无定形碳层之前，剥除所述图案化的感光层。
8.如权利要求7的方法，其中所述剥除工艺使用氧等离子体。
9.如权利要求1的方法，其中所述栅导电层包括多晶硅。
10.如权利要求9的方法，进一步包括执行第二离子注入工艺，以使第二类型的杂质注入于所述栅导电层的第二部分上，其中所述第一和第二类型分别是N型和P型杂质。
11.一种用于制造半导体器件的方法，包括在有第一区和第二区的衬底之上形成栅电介质层；在覆盖所述第一和第二区的所述栅电介质层之上形成栅导电层；在所述栅导电层之上形成第一碳层；形成在所述第一碳层之上所提供的第一感光层；提供暴露所述衬底的第一区并覆盖所述衬底的第二区的第一图案化的掩膜，该第一掩膜包括所述第一感光层和所述第一碳层；使用所述第一图案化的掩膜来执行第一离子注入工艺，以使第一类型的杂质注入于所述衬底的第一部分上；去除所述第一图案化的掩膜；提供暴露所述衬底的第二区并覆盖所述衬底的第一区的第二图案化的掩膜，所述衬底的第一区已用所述第一类型的杂质注入，所述第二图案化的掩膜包括第二碳层和形成于所述第二碳层之上的第二感光层；使用所述第二图案化的掩膜来执行第二离子注入工艺，以使第二类型的杂质注入于所述衬底的第二部分上；去除所述第二图案化的掩膜；以及将所述栅导电层图案化，以限定所述第一区中的第一类型的第一栅结构及所述第二区中的第二类型的第二栅结构。
12.如权利要求11的方法，其中所述栅导电层包括多晶硅，其中所述第一类型的杂质是N型杂质，而所述第二类型的杂质是P型杂质，其中所述第一和第二碳层是无定形层。
13.如权利要求11的方法，其中所述第一图案化的掩膜包括提供于所述第一碳层和所述第一感光层之间的第一中间电介质层。
14.如权利要求13的方法，其中所述第一中间电介质层包括从由基于氧化物的材料、基于氮化物的材料和氧氮化硅(SiON)组成的组中所选择的一个。
15.如权利要求14的方法，其中所述第一中间电介质层形成的厚度大于至少约300。
16.如权利要求11的方法，其中所述第一和第二碳层的每一个在约400℃到约600℃形成。
17.如权利要求11的方法，其中所述第一和第二碳层的每一个形成的厚度大于至少约1,000。
全文摘要
提供了一种用于制造具有双栅结构的半导体器件的方法。所述方法包括在衬底之上形成栅氧化物层；在栅氧化物层之上形成栅导电层；在栅导电层之上形成无定形碳层；在无定形碳层之上形成感光图案；使用感光图案作为蚀刻掩膜来蚀刻无定形碳层，以形成图案化的无定形碳层；使用图案化的无定形碳层作为离子注入阻挡来执行第一离子注入工艺，以使杂质注入于栅导电层上；去除图案化的无定形碳层；以及图案化栅导电层，以形成栅结构。
文档编号H01L21/02GK1992227SQ20061014985
公开日2007年7月4日 申请日期2006年10月27日 优先权日2005年12月28日
发明者金光玉, 郑永均 申请人:海力士半导体有限公司