具有散热结构的堆栈芯片封装的制作方法

专利名称：具有散热结构的堆栈芯片封装的制作方法
技术领域：
本发明涉及一种多芯片偏移堆栈封装结构，特别是涉及一种具有散热 结构的多芯片偏移堆栈封装。
背景技术：
近年来，半导体的后段工艺都在进行三维空间(Three Dimension; 3D) 的封装，以期利用最少的面积来达到相对大的半导体集成度(Integrated) 或是内存的容量等。为了能达到这一目的，现阶段已开发出使用芯片堆栈 (chip stacked)的方式来达成三维空间(Three Dimension; 3D)的封装。
在公知技术中，芯片的堆栈方式为将多个芯片相互堆栈于基板上，然 后使用打线的工艺(wire bonding process)来将多个芯片与基板连接。图 1A是公知具有相同或是相近芯片尺寸的堆栈型芯片封装结构的剖面示意 图。如图1A所示，公知的堆栈型芯片封装结构10、 l包括电路基板 (package substrate) 110、芯片120a、芯片120b、间隔物(spacer) 130、 多条导线140与密封剂(encapsulant) 150。电路基板IIO上具有多个焊垫 112，且芯片120a与120b上亦分别具有多个焊垫122a与122b，其中焊垫 122a与122b以周围型态(peripheral type)排列于芯片120a与120b上。芯 片120a设置于电路基板110上，且芯片120b通过间隔物130而设置于芯 片120a的上方。导线140的两端通过打线工艺而分别连接于焊垫112与 122a，以使芯片120a电连接于电路基板110。而其它部分导线140的两端 亦通过打线工艺而分别连接于焊垫112与122b，以使芯片120b电连接于 电路基板110。至于密封剂150则设置于电路基板110上，并包覆这些导 线140、芯片120a与120b。
由于焊垫122a与122b以周围型态排列于芯片120a与120b上，因此芯片120a无法直接承载芯片120b，是以公知技术必须在芯片120a与120b 之间设置间隔物130，使得芯片120a与120b之间相距适当的距离，以利 后续的打线工艺的进行。然而，间隔物130的使用却容易造成公知堆栈型 芯片封装结构100的厚度无法进一步地缩减。
另外，公知技术提出另一种具有不同芯片尺寸的堆栈型芯片封装结 构，其剖面示意图如图1B所示。请参照图1B，公知的堆栈型芯片封装结 构IO包括电路基板(package substrate) UO、芯片120c、芯片120d、多 条导线140与密封剂150。电路基板110上具有多个焊垫112。芯片120c 的尺寸大于芯片120d的尺寸，且芯片120c与120d上亦分别具有多个焊 垫122c与122d，其中焊垫122c与122d以周围型态(peripheral type)排列 于芯片120c与120d上。芯片120c设置于电路基板110上，且芯片120d 设置于芯片120c的上方。部分导线140的两端通过打线工艺(wire bonding process)而分别连接于焊垫112与122c，以使芯片120c电连接于电路基 板110。而其它部分导线140的两端亦通过打线工艺而分别连接于焊垫112 与122d，以使芯片120d电连接于电路基板110。至于密封剂150则设置 于电路基板110上，并包覆这些导线140、芯片120c与120d。
由于芯片120d小于芯片120c，因此当芯片120d设置于芯片120c上 时，芯片120d不会覆盖住芯片120c的焊垫122c。但是当公知技术将多个 不同尺寸大小的芯片以上述的方式堆栈出堆栈型芯片封装结构10时，由 于越上层的芯片尺寸必须越小，是以堆栈型芯片封装结构10有芯片的堆 栈数量的限制。
在上述两种堆栈方式中，图1A使用间隔物130的方式，容易造成堆 栈型芯片封装结构100的厚度无法进一步地縮减的缺点；而图1B，由于 越上层的芯片尺寸必须越小，如此会产生芯片在设计或使用时会受到限制 的问题。

发明内容
鉴于发明背景中所述的芯片堆栈方式的缺点及问题，本发明提供一种 使用多芯片偏移堆栈的方式，来将多个尺寸相近似的芯片堆栈成一种三维
空间的封装结构。
本发明的主要目的是提供一种在导线架中设置汇流架的结构来进行 多芯片偏移堆栈封装，使其具有较高的封装集成度以及较薄的厚度。
本发明还有一主要目的是提供一种在导线架中设置汇流架的结构来 进行多芯片偏移堆栈封装，并通过暴露导线架中的芯片承座而使其具有 散热的结构，故可使多芯片偏移堆栈结构的寿限延长。
据此，本发明提供一种于导线架设置有汇流架的堆栈式封装结构，包 含导线架，由多个相对排列的内引脚群、多个外引脚群及一个芯片承座所 组成，芯片承座设置于多个相对排列的内引脚群之间且与内引脚群形成高 度差，以及至少一个具有上表面及下表面并设置于内引脚群与芯片承座之 间的汇流架； 一个多芯片偏移堆栈结构，由多个芯片堆栈而成，此多芯片 偏移堆栈结构固接于芯片承座的第一表面上且与内引脚群形成电连接及 一个封装体，包覆多芯片偏移堆栈结构及内引脚群、芯片承座的第一表面 及汇流架的上表面，并暴露出芯片承座的第二表面及汇流架的下表面，并 将多个外引脚群系伸出于封装体外。
本发明接着提供一种于导线架设置有汇流架的堆栈式封装结构，包 含导线架，由多个外引脚群、多个相对排列的内引脚群以及一个芯片承 座所组成，芯片承座设置于内引脚群之间，且与内引脚群形成高度差；一 个多芯片偏移堆栈结构，由多个芯片堆栈而成，此多芯片偏移堆栈结构固 接于芯片承座的第一表面上且与内引脚群形成电连接；及一个封装体，包 覆多芯片偏移堆桟结构、内引脚群及芯片承座的第一表面，并暴露出芯片 承座的第二表面，并将外引脚群伸出于封装体外。


图1A B为已有技术的示意图2A D为本发明的芯片结构的俯视图及其相应的剖视图； 图2E为本发明的多芯片偏移堆栈结构的剖视图； 图3A C为本发^的重设置层制造过程的示意图；图4A B为本发明的重设置层中的焊线接合区的剖视图
图5 为本发明的具有重设置层的多芯片偏移堆栈结构的剖视图6 为本发明的另一多芯片偏移堆栈结构的剖视图7 为本发明的多芯片偏移堆栈结构封装的俯视图8A B 为本发明的具有汇流架的多芯片偏移堆栈结构封装的实 施例的俯视图9A B 为本发明的具有汇流架的多芯片偏移堆栈结构封装的另 一实施例的俯视图10 为本发明的多芯片偏移堆栈结构封装的剖视图11为本发明的多芯片偏移堆栈结构封装的另一实施例的剖视图12为本发明的多芯片偏移堆栈结构封装的另一实施例的剖视图13为本发明的多芯片偏移堆栈结构封装的另一实施例的剖视图14为本发明的多芯片偏移堆栈结构的另一实施例的剖视图15为本发明的多芯片偏移堆栈结构的另一实施例的剖视主要元件标记说明
10、 100、 400:堆栈型芯片封装结构 110、 410:电路基板 112、 122a、 122b、 122c、 122d:焊垫 120a、 120b、 120c、 120d:芯片
130:间隔物
140、 242、 420、 420a、 420b:导线 150、 430:密封剂 200 (a,b,c):芯片 210:芯片主动面 220:芯片背面
230:黏着层
240:焊垫
250:焊线接合区
260:焊线区边缘线
30:多芯片偏移堆栈结构
310:芯片本体
312a:第一焊垫
312b:第二焊垫 320:焊线接合区 330:第一保护层
332:第一开口
340:重设置线路层
344:第三焊垫
350:第二保护层
352:第二开口
300:芯片结构
400:重设置层
50:多芯片偏移堆栈结构
500 (a,b，c):芯片
60:导线架
600:导线架
610:内引脚群
620:芯片承座
621:芯片承座第一表面
622:芯片承座第二表面 630:汇流架 631:汇流架的上表面 632:汇流架的下表面
640 (a e):金属导线
70:多芯片偏移堆栈结构 700:封胶体
80:多芯片偏移堆栈结构
具体实施例方式
本发明在此所探讨的方向为一种使用芯片偏移量堆栈的方式，来将多 个尺寸相近似的芯片堆栈成一种三维空间的封装结构。为了能彻底地了解 本发明，将在下列的描述中提出详尽的步骤及其组成。显然地，本发明的 施行并未限定芯片堆栈的方式的所属技术领域的技术人员所了解的特殊 细节。另一方面，众所周知的芯片形成方式以及芯片薄化等后段工艺的详 细步骤并未描述于细节中，以避免造成本发明不必要的限制。然而，对于 本发明的较佳实施例，则会详细描述如下，然而除了这些详细描述之外， 本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定， 其以权利要求为准。
在现代的半导体封装工艺中，均是将一个已经完成前段工艺(Front End Process)的晶片(wafer)先进行薄化处理(Thinning Process),将芯 片的厚度研磨至2 20mil之间；然后，再涂布(coating)或网印(printing) 一层高分子(polymer)材料于芯片的背面，此高分子材料可以是一种树 脂(resine)，特别是一种B-Stage树脂。再通过一个烘烤或是照光工艺， 使得高分子材料呈现一种具有黏稠度的半固化胶；再接着，将一个可以移 除的胶带(tape)贴附于半固化状的高分子材料上；然后，进行晶片的切 割(sawing process),使晶片成为一颗颗的芯片(die);最后，就可将一 颗颗的芯片与基板连接并且将芯片形成堆栈芯片结构。 如参照图2A及图2B所示，完成前述工艺的芯片200的平面示意图 及剖面示意图。如图2A所示，芯片200具有主动面210及相对主动面的 背面220，且芯片背面220上已形成黏着层230;在此要强调，本发明的 黏着层230并未限定为前述的半固化胶，此黏着层230的目的在与基板或 是芯片形成接合，因此，只要是具有此功能的黏着材料，均为本发明的实 施方式，例如胶膜(die attached film)。此外，在本发明的实施例中，芯 片200的主动面210上设置有多个焊垫240，且多个焊垫240已设置于芯 片200的侧边上，因此，可以焊线接合区250的边缘线260为对准线来形
成类似阶梯状的多芯片偏移堆栈结构，在此要说明的是，边缘线260实际 上是不存在芯片200上，其仅作为参照线。
此外，在本发明的实施例中，形成多芯片偏移堆栈的结构30的最上 面的芯片，也可以选择在芯片20的两相对侧边上均设置多个焊垫240，如 图2C及图2D所示。因此，当芯片20堆栈在芯片200之上时，即可形成 多芯片偏移堆栈的结构30，如图2E所示，使得多芯片偏移堆栈的结构30
与基板接合后，可有较多的连接点。同时，形成多芯片偏移堆栈结构30 最上面的芯片20，也可以是一个与芯片200不同尺寸的芯片，例如一个尺
寸较小的芯片。要强调的是，对于上述形成多芯片偏移堆栈的结构30的 芯片的焊垫240设置或是芯片20与芯片200的尺寸大小，本发明并未加 以限制，只要能符合上述说明的可形成多芯片偏移堆栈的结构，均为本发 明的实施方式。
本发明在多芯片偏移堆栈的另一实施例中，使用一种重设置层 (Redistribution Layer; RDL)来将芯片上的焊垫设置到芯片的侧边上， 以便能形成多芯片偏移堆栈的结构，而此重设置线路层的实施方式说明如下。
请参照图3A ~3C，为本发明具有重设置线路层的芯片结构的制造过 程示意图。如图3A所示，首先提供芯片本体310，并且在邻近于芯片本 体310的单一侧边规划出焊线接合区320，并将芯片本体310的主动表面 上的多个焊垫312区分为第一焊垫312a以及第二焊垫312b，其中第一焊 垫312a位于焊线接合区320内，而第二焊垫312b则位于焊线接合区320
外。接着请参照图3B，于芯片本体310上形成第一保护层330，其中第一 保护层330具有多个第一开口 332，以暴露出第一焊垫312a与第二焊垫 312b。然后在第一保护层330上形成重设置线路层340。而重设置线路层 340包括多条导线342与多个第三焊垫344，其中第三焊垫344位于焊线 接合区320内，且这些导线342分别从第二焊垫312b延伸至第三焊垫344， 以使第二焊垫312b电连接于第三焊垫344。此外，重设置线路层340的材 料，可以为金、铜、镍、钛化钨、钛或其它的导电材料。再请参照图3C， 在形成重设置线路层340后，将第二保护层350覆盖于重设置线路层340 上，而形成芯片300的结构，其中第二保护层350具有多个第二开口 352, 以暴露出第一焊垫312a与第三焊垫344。
要强调的是，虽然上述第一焊垫312a与第二焊垫312b以周围型态排 列于芯片本体310的主动表面上，然而第一焊垫312a与第二焊垫312b亦 可以通过面阵列型态(area array type)或其它的型态排列于芯片本体310 上，当然第二焊垫312b亦是通过导线342而电连接于第三焊垫344 。另 外，本实施例亦不限定第三焊垫344的排列方式，虽然在图3B中第三焊 垫344与第一焊垫312a排列成两列，并且沿着芯片本体310单一侧边排 列，但是第三焊垫344与第一焊垫312a亦可以以单列、多列或是其它的 方式排列于焊线接合区320内。
请继续参照图4A与图4B，为图3C中分别沿剖面线A-A'与B-B'所 绘示的剖面示意图。由上述图3A~C可知芯片300主要包括芯片本体310 以及重设置层400所组成，其中重设置层400由第一保护层330、重设置 线路层340与第二保护层350所形成。芯片本体310具有焊线接合区320， 且焊线接合区320邻近于芯片本体310的单一侧边。另外，芯片本体310 具有多个第一焊垫312a以及第二焊垫312b，其中第一焊垫312a位于焊线 接合区320内，且第二焊垫312b位于焊线接合区320外。
第一保护层330设置于芯片本体310上，其中第一保护层330具有多 个第一开口 332，以暴露出这些第一焊垫312a与第二焊垫312b。重设置 线路层340设置于第一保护层330上，其中重设置线路层340从第二焊垫 312b延伸至焊线接合区320内，且重设置线路层340具有多个第三焊垫344，其设置于焊线接合区320内。第二保护层350覆盖于重设置线路层 340上，其中第二保护层350具有多个第二开口 352，以暴露出这些第一 焊垫312a与第三悍垫344。由于第一焊垫312a与第三悍垫344均位于焊 线接合区320内，因此第二保护层350上的焊线接合区320以外的区域便 能够提供一个承载的平台，以承载另一个芯片结构，因此，可以形成一种 多芯片偏移堆栈的结构。此外，在本发明的其它实施例中，还可以在芯片 500的其它边缘区域设置第一焊垫312a或第三焊垫344，例如在焊线接合 区320的对边或是相邻两侧边均设置第一焊垫312a或第三焊垫344。由于， 这些实施例只是焊线接合区位置的改变，故相关的细节，在此不再多作赘 述。而在芯片500的两相对边上均设置有第一焊垫312a或第三焊垫344 的芯片，可以作为多芯片偏移堆栈的结构最上层的芯片。
接着，请参照图5，本发明的一种芯片上具有重设置层的多芯片偏移 堆栈的结构50。多芯片偏移堆栈结构50由多个芯片500堆栈而成，其中 芯片500上具有重设置层400，故可将芯片上的焊垫312b设置于芯片的焊 线接合区320之上，因此这种多芯片偏移堆栈结构50以焊线接合区320 的边缘为对准线来形成。而多个芯片500之间以高分子材料所形成的黏着 层230来连接。此外，在本实施例中，形成多芯片偏移堆栈结构50的最 上面的芯片，可以选择芯片500的两相对边上均设置有第一焊垫312a或 第三焊垫344的芯片，以便与导线架接合后，可有较多的连接点。同时， 形成多芯片偏移堆栈结构50的最上面的芯片，也可以是另一个尺寸的芯 片，例如一个尺寸较小的芯片。要强调的是，对于上述形成多芯片偏移堆 栈结构50的芯片的焊垫设置或是芯片的尺寸大小，本发明并未加以限制， 只要能符合上述说明可形成多芯片偏移堆栈的结构，均为本发明之实施方 式。
另外，在本发明的另一较佳实施例中，也可将芯片本体310上的重设 置层400两端均设置有焊垫的芯片500与芯片200接合而形成一个多芯片 偏移堆栈结构80，如图6所示。很明显地，多芯片偏移堆栈结构80中的 芯片200上并未有重设置层400，仅最上层的芯片500具有重设置层400。 因此，多芯片偏移堆栈结构80的厚度会比多芯片偏移堆栈结构50的厚度
小，故当多芯片偏移堆栈结构80进行金属导线连接工艺时，可以使得金 属导线的弧度降低。
接着，依据上述的多芯片偏移堆栈结构30、 50及80，本发明更进一 步的提出一种堆栈式芯片封装结构，并且详细说明如下。同时，在如下的 说明过程中，将分别以多芯片偏移堆栈结构30、 50及80为例子进行说明， 然而要强调的是，多芯片偏移堆栈结构30、 50及80亦均适用本实施例所
披露的内容。
首先，请参照图7，本发明的堆栈式芯片封装结构的俯视图。如图7 所示，堆栈式芯片封装结构包括导线架60及多芯片偏移堆栈结构50所组 成，其中导线架60由多个成相对排列的内引脚群610、多个外引脚群(未 标示于图上)以及芯片承座620所组成，其中芯片承座620设置于多个相 对排列的内引脚群610之间，同时多个相对排列的内引脚群610与芯片承 座620也可以形成高度差。在本实施例中，多芯片偏移堆栈结构50设置 在芯片承座620之上，并通过黏着层230固接。而本发明的黏着层230亦 并未限定为前述的半固化胶，此黏着层230的目的在接合多芯片偏移堆栈 结构50与芯片承座620，因此，只要是具有此功能的黏着材料，均为本发 明的实施方式，例如胶膜(die attached film)。然后，再通过金属导线 640将多芯片偏移堆栈结构50与导线架60的内引脚群610连接。
继续请参照图8A及图8B，在本发明的堆栈式芯片封装结构的导线架 600中，更进一步包括至少一个汇流架630 (busbar)设置于芯片承座620 与多个相对排列的内引脚群610之间，其中汇流架630可以采用条状设置， 如图8A及图8B所示；同时汇流架630也可以采用环状设置，如图9A及 图9B所示。此外，如前所述，在芯片500的焊线接合区320里的焊垫 312/344可以是单列排列，也可以是双列排列，如图9A及图9B所示，本 发明也并未限制。
接着说明本发明使用汇流架630来达成金属导线640跳线连接的过 程，请再参照图8A。图8A显示一个将芯片500上的焊垫b及焊垫b'与内 引脚6103及内引脚6123连接的示意图。很明显地，本实施例可以利用汇
流架6301及汇流架6302作为转接点，将焊垫b及焊垫b'与内引脚6103 及内引脚6123跳线连接，而不会产生金属导线640相互跨越的情形。例 如，先以一条金属导线640将芯片500上的焊垫b及焊垫b'先连接到汇流 架6301及汇流架6302上，然后再以另一条金属导线640将汇流架6301 及汇流架6302与内引脚6103及内引脚6123连接。因此，可以达到将焊 垫b及焊垫b'与内引脚6103及内引脚6123完成连接，而避免将焊垫b直 接与内引脚6103连接时，所必须跨越另一条连接焊垫c及内引脚6102的 金属导线640。而在另一实施例中，如图8B所示，当芯片500上有两个 焊垫必须要进行跳线连接时，即可使用多条汇流架630的结构来达成。在 图8B即是显示一个将芯片500上的焊垫a及焊垫c与内引脚6103及内引 脚6101连接的示意图。焊垫a可通过汇流架6301作为转接点，以一条金 属导线640来将焊垫a与汇流架6301连接，然后再以另一条金属导线640 将汇流架6301与内引脚6103连接；接着，焊垫c则是以汇流架6302作 为转接点，并通过金属导线640与内引脚6101连接。此外，在导线架600 的另一侧边，可以将焊垫b'通过汇流架6303作为转接点，以一条金属导 线640来将焊垫b，与汇流架6303连接，然后再以另一条金属导线640将 汇流架6303与内引脚6123连接。因此，本发明的通过导线架600中的汇 流架630来作为转接点的结构，在进行电路连接而必须跳线连接时，可以 避免金属导线的交错跨越，而造成不必要的短路，使得封装完成的芯片产 生可靠度的问题，同时，具有汇流架630时，也可使得电路设计时可以更 弹性。而在图9A及图9B的实施例中，也可依汇流架630的结构进行金 属导线的连接。
另外，要再次强调，本发明的多芯片偏移堆栈结构30、 50及80固接 于导线架60或导线架600之上，其中多芯片偏移堆栈结构50中的多个芯 片，其可以是相同尺寸及相同功能的芯片(例如内存芯片)，或是多个 芯片中的芯片尺寸及功能不相同(例如最上层之芯片是驱动芯片而其它 的芯片则是内存芯片)。然由于多芯片偏移堆栈的芯片结构、尺寸或是功 能等，并非本发明的特征，于此便不再赘述。
接着请参照图10，本发明的多芯片偏移堆栈封装结构的剖面示意图， 即图7沿AA线段的剖面示意图。如图10所示，导线架60与多芯片偏移 堆栈结构30之间由多条金属导线640来连接，其中导线架60系由多个相 对排列的内引脚群610、多个外引脚群(未标示于图上)以及芯片承座620 所组成，而芯片承座620系设置于多个相对排列的内引脚群610之间并具 有一个第一表面621及一个相对于第一表面621之第二表面622，同时多 个相对排列的内引脚群610与芯片承座620间形成高度差。金属导线640 以打线工艺将金属导线640a的一端连接于芯片200a的焊垫240，而金属 导线640a的另一端则连接于芯片200b的焊垫240;接着，将金属导线640b 之一端连接于芯片200b的焊垫240上，然后再将金属导线640b的另一端 连接至芯片200c的焊垫240上；接着，以金属导线640c来将芯片200a 与导线架60的多个相对排列的内引脚群610完成电连接；再接着，以金 属导线640d来将芯片200c的另一侧上的焊垫240与导线架60上的多个 相对排列的内引脚群610电连接。如此一来，通过金属导线640a、 640b、 640c、 640d等逐层完成连接后，便可以将芯片200a、 200b及200c电连接 于导线架60，其中这些金属导线640的材质可以使用金。最后进行封胶工 艺，以封胶体700将多芯片偏移堆栈结构30、多条金属导线640、芯片承 座620的第一表面621及多个相对排列的内引脚群610覆盖，并且暴露出 芯片承座620的第二表面622以及多个外引脚群(未标示于图上)。
很明显地，本实施例的多芯片偏移堆栈封装结构于完成封胶工艺后， 将芯片承座620的第二表面622暴露，因此可以作为散热面，将多芯片偏 移堆栈结构30所产生的热通过芯片承座620的第二表面622传递至封胶 体外，故可增加多芯片偏移堆栈结构30的寿限。另外，还要强调的是， 本实施例并未限制金属导线640的打线工艺，故其也可以选择由芯片200c 上的焊垫向芯片200a的方向来依序连接，最后再将芯片200a与导线架60 连接。
接着请参照图11，本发明的多芯片偏移堆栈封装结构的剖面示意图， 即图8A B及图9A B沿BB线段的剖面示意图。如图11所示，导线架 600与多芯片偏移堆栈结构30之间由多条金属导线640来连接，其中导线 架600系由多个相对排列的内引脚群610、多个外引脚群(未标示于图上)
以及芯片承座620所组成，而芯片承座620系设置于多个相对排列的内引 脚群610之间并具有第一表面621及第二表面622，同时多个相对排列的 内引脚群610与芯片承座620间形成高度差，以及至少一条汇流架630设 置于内引脚群610与芯片承座620之间，而此汇流架630具有一个上表面 631及一个相对上表面631的下表面632;在本实施例中的汇流架630是 与芯片承座620成一个共平面的设置。金属导线640以打线工艺将金属导 线640a的一端连接于芯片200a的焊垫240，而金属导线640a之另一端则 连接于芯片200b的焊垫240;接着，将金属导线640b之一端连接于芯片 200b的焊垫240上，然后再将金属导线640b的另一端连接至芯片200c 的焊垫240上；接着，以金属导线640c来将芯片200a与导线架600的多 个相对排列的内引脚群610完成电连接；再接着，以金属导线640d来将 芯片200c的另一侧上的焊垫240与导线架600上的多个相对排列的内引 脚群610电连接。如此一来，通过金属导线640a、 640b、 640c、 640d等 逐层完成连接后，便可以将芯片200a、 200b及200c电连接于导线架600, 其中这些金属导线640的材质可以使用金。同时，由于本实施例的导线架 600上设置有汇流架630，其可作为包括电源接点、接地接点或讯号接 点的电连接。例如，当以汇流架630作为电路连接的转接点时，故可将 金属导线640e的一端连接于芯片200a的焊垫(例如焊垫b，)上，而金 属导线640e的另一端连接至汇流架(例如汇流架6302)之上，然后再 由金属导线640f来将汇流架6302连接至某一个内引脚(例如内引脚 6122)上；而在芯片200c的另一侧边，则可将金属导线640g的一端连接 于芯片200c的焊垫(例如焊垫b)上，而金属导线640g的另一端连接 至汇流架(例如汇流架6301)之上，然后再由金属导线640h将汇流架 6301连接至某一个内引脚(例如内引脚6103)上。最后进行一封胶工 艺，以封胶体700将多芯片偏移堆栈结构30、多个相对排列的内引脚群 610、多条金属导线640、芯片承座620的第一表面621及汇流架630的上 表面631覆盖，并且暴露出芯片承座620的第二表面622、汇流架630的 下表面632以及多个外引脚群(未标示于图上)。
很明显地，本实施例的多芯片偏移堆栈封装结构于完成封胶工艺后，将芯片承座620的第二表面622以及汇流架630的下表面632暴露，因此 可以作为散热面，将多芯片偏移堆桟结构30所产生的热通过芯片承座620 的第二表面622及汇流架630的下表面632传递至封胶体外，故可增加多 芯片偏移堆栈结构30的寿限。另外，还要强调的是，本实施例并未限制 金属导线640的打线工艺，故其也可以选择由芯片200c上的焊垫向芯片 200a的方向来依序连接，最后再将芯片200a与导线架600连接。
接着请参照图12，系本发明的多芯片偏移堆栈封装结构的剖面示意 图，即图7沿AA线段的剖面示意图。如图12所示，导线架60与多芯片 偏移堆栈结构50之间由多条金属导线640来连接，其中导线架60由多个 相对排列的内引脚群610、多个外引脚群(未标示于图上)以及芯片承座 620所组成，而芯片承座620系设置于多个相对排列的内引脚群610之间 并具有一个第一表面621及一个相对于第一表面621的第二表面622，同 时多个相对排列的内引脚群610与芯片承座620间形成高度差。金属导线 640以打线工艺将金属导线640a的一端连接于芯片500a的第一焊垫312a 或第三焊垫344，而金属导线640a的另一端则连接于芯片500b的第一焊 垫312a或第三焊垫344;接着，将金属导线640b的一端连接于芯片500b 的第一焊垫312a或第三焊垫344上，然后再将金属导线640b的另一端连 接至芯片500c的第一焊垫312a或第三焊垫344上;接着，以金属导线640c 来将芯片500a与导线架60的多个相对排列的内引脚群610完成电连接； 再接着，以金属导线640d来将芯片500c的另一侧上的第一焊垫312a或 第三焊垫344与导线架60上的多个相对排列的内引脚群610电连接。如 此一来，通过金属导线640a、 640b、 640c、 640d等逐层完成连接后，便 可以将芯片500a、 500b及500c电连接于导线架60，其中这些金属导线 640的材质可以使用金。最后进行封胶工艺，以封胶体700将多芯片偏移 堆栈结构50、多条金属导线640、芯片承座620的第一表面621及多个相 对排列的内引脚群610覆盖，并且暴露出芯片承座620的第二表面622以 及多个外引脚群(未标示于图上)。
很明显地，本实施例的多芯片偏移堆栈封装结构于完成封胶工艺后， 将芯片承座620的第二表面622暴露，因此可以作为散热面，将多芯片偏移堆栈结构50所产生的热通过芯片承座620的第二表面622传递至封胶 体外，故可增加多芯片偏移堆栈结构50的寿限。另外，还要强调的是， 本实施例并未限制金属导线640的打线工艺，故其也可以选择由芯片500c 上的焊垫向芯片500a的方向来依序连接，最后再将芯片500a与导线架60 连接。
接着请参照图13，本发明的多芯片偏移堆栈封装结构的剖面示意图， 即图8A B及图9A B沿BB线段的剖面示意图。如图13所示，导线架 600与多芯片偏移堆栈结构50之间由多条金属导线640来连接，其中导线 架600系由多个相对排列的内引脚群610、多个外引脚群(未标示于图上) 以及芯片承座620所组成，而芯片承座620设置于多个相对排列的内引脚 群610之间并具有一个第一表面621及一个相对于第一表面621的第二表 面622，同时多个相对排列的内引脚群610与芯片承座620间形成高度差, 以及至少一条汇流架630设置于内引脚群610与芯片承座620之间，而此 汇流架630具有一个上表面631及一个相对上表面631的下表面632;并 且在本实施例中的汇流架630设置高度是与内引脚群610及芯片承座620 形成高差的设置。金属导线640以打线工艺将金属导线640a的一端连接 于芯片500a的第一焊垫312a或第三焊垫344，而金属导线640a的另一端 则连接于芯片500b的第一焊垫312a或第三焊垫344;接着，将金属导线 640b的一端连接于芯片500b的第一焊垫312a或第三焊垫344上，然后再 将金属导线640b的另一端连接至芯片500c的第一焊垫312a或第三焊垫 344上；接着，以金属导线640c来将芯片500a与导线架600的多个相对 排列的内引脚群610完成电连接;再接着，以金属导线640d来将芯片500c 的另一侧上的第一焊垫312a或第三焊垫344与导线架600上的多个相对 排列的内引脚群610电连接。如此一来，通过金属导线640a、 640b、 640c、 640d等逐层完成连接后，便可以将芯片500a、 500b及500c电连接于导线 架600，其中这些金属导线640的材质可以使用金。同时，由于本实施例 的导线架600上设置有汇流架630，其可作为包括电源接点、接地接点 或讯号接点的电连接。例如，当以汇流架630作为电路连接的转接点时， 故可将金属导线640e的一端连接于芯片500a的焊垫(例如焊垫b，)上,
而金属导线640e的另一端连接至汇流架(例如汇流架6302)之上，然 后再由金属导线640f来将汇流架6302连接至某一个内引脚(例如内引 脚6122)上；而在芯片500c的另一侧边，则可将金属导线640g的一端连 接于芯片500c的焊垫(例如焊垫b)上，而金属导线640g的另一端连 接至汇流架(例如汇流架6301)之上，然后再由金属导线640h将汇流 架6301连接至某一个内引脚(例如内引脚6103)上。最后进行一封胶 工艺，以一封胶体700将多芯片偏移堆栈结构50、多个相对排列的内引脚 群610、多条金属导线640及芯片承座620的第一表面621覆盖，并且暴 露出芯片承座620的第二表面622以及多个外引脚群(未标示于图上)。
很明显地，本实施例的多芯片偏移堆栈封装结构于完成封胶工艺后， 将芯片承座620的第二表面622暴露，因此可以作为散热面，将多芯片偏 移堆栈结构50所产生的热通过芯片承座620的第二表面622传递至封胶 体外。另外，还要强调的是，本实施例并未限制金属导线640的打线工艺， 故其也可以选择由芯片500c上的焊垫向芯片500a的方向来依序连接，最 后再将芯片500a及芯片500c与导线架600连接。
接着请参照图14，本发明的多芯片偏移堆栈封装结构的剖面示意图， 即图7沿AA线段的剖面示意图。如图14所示，导线架60与多芯片偏移 堆栈结构80之间由多条金属导线640来连接，其中导线架60由多个相对 排列的内引脚群610、多个外引脚群(未标示于图上)以及芯片承座620 所组成，而芯片承座620设置于多个相对排列的内引脚群610之间并具有 一个第一表面621及一个相对于第一表面621的第二表面622，同时多个 相对排列的内引脚群610与芯片承座620间形成高度差。金属导线640以 打线工艺将金属导线640a的一端连接于芯片200a的焊垫240，而金属导 线640a的另一端则连接于芯片200b的焊垫240;接着，将金属导线640b 的一端连接于芯片200b的焊垫240上，然后再将金属导线640b的另一端 连接至芯片500c的第一焊垫312a或第三焊垫344上；接着，以金属导线 640c来将芯片200a与导线架60的多个相对排列的内引脚群610完成电连 接；再接着，以金属导线640d来将芯片500c的另一侧上的第一焊垫312a 或第三焊垫344与导线架60上的多个相对排列的内引脚群610电连接。 如此一来，通过金属导线640a、 640b、 640c、 640d等逐层完成连接后， 便可以将芯片200a、 200b及500c电连接于导线架60,其中这些金属导线 640的材质可以使用金。最后进行一封胶工艺，以封胶体700将多芯片偏 移堆栈结构80、多条金属导线640、芯片承座620的第一表面621及多个 相对排列的内引脚群610覆盖，并且暴露出芯片承座620的第二表面622 以及多个外引脚群(未标示于图上)。
很明显地，本实施例的多芯片偏移堆栈封装结构于完成封胶工艺后， 将芯片承座620的第二表面622暴露，因此可以作为散热面，将多芯片偏 移堆栈结构80所产生的热通过芯片承座620的第二表面622传递至封胶 体外，故可增加多芯片偏移堆栈结构80的寿限。另外，还要强调的是， 本实施例并未限制金属导线640的打线工艺，故其也可以选择由芯片500c 上的焊垫向芯片200a的方向来依序连接，最后再将芯片200a与500c与 导线架60连接。
接着请参照图15，本发明的多芯片偏移堆栈封装结构的剖面示意图， 即图8A B及图9A B沿BB线段的剖面示意图。如图15所示，导线架 600与多芯片偏移堆栈结构80之间由多条金属导线640来连接,其中导线 架600由多个相对排列的内引脚群610、多个外引脚群(未标示于图上) 以及芯片承座620所组成，而芯片承座620系设置于多个相对排列的内引 脚群610之间并具有一个第一表面621及一个相对于第一表面621之第二 表面622，同时多个相对排列的内引脚群610与芯片承座620间形成高度 差，以及至少一条汇流架630设置于内引脚群610与芯片承座620之间， 而此汇流架630具有一个上表面631及一个相对上表面631的下表面632; 并且在本实施例中的汇流架630设置高度是与内引脚群610形成一个共平 面的设置。金属导线640以打线工艺将金属导线640a的一端连接于芯片 200a的焊垫240，而金属导线640a的另一端则连接于芯片200b的焊垫240; 接着，将金属导线640b的一端连接于芯片200b的焊垫240上，然后再将 金属导线640b的另一端连接至芯片500c的第一焊垫312a或第三焊垫344 上；接着，以金属导线640c来将芯片200a与导线架60的多个相对排列 的内引脚群610完成电连接；再接着，以金属导线640d来将芯片500c的
另一侧上的第一焊垫312a或第三焊垫344与导线架60上的多个相对排列 的内引脚群610电连接。如此一来，通过金属导线640a、 640b、 640c、 640d 等逐层完成连接后，便可以将芯片200a、200b及500c电连接于导线架600， 其中这些金属导线640的材质可以使用金。同时，由于本实施例的导线架 600上设置有汇流架630，其可作为包括电源接点、接地接点或讯号接 点的电连接。例如，当以汇流架630作为电路连接之转接点时，故可将 金属导线640e的一端连接于芯片200a的焊垫(例如焊垫b，)上，而金 属导线640e的另一端连接至汇流架(例如汇流架6302)之上，然后再 由金属导线640f来将汇流架6302连接至某一个内引脚(例如内引脚 6122)上；而在芯片500c的另一侧边，则可将金属导线640g的一端连接 于芯片500c的焊垫(例如焊垫b)上，而金属导线640g的另一端连接 至汇流架(例如汇流架6301)之上，然后再由金属导线640h将汇流架 6301连接至某一个内引脚(例如内引脚6103)上。最后进行封胶工艺， 以封胶体700将多芯片偏移堆栈结构80、多个相对排列的内引脚群610、 多条金属导线640及芯片承座620的第一表面621覆盖，并且暴露出芯片 承座620的第二表面622以及多个外引脚群(未标示于图上)。
很明显地，本实施例的多芯片偏移堆栈封装结构于完成封胶工艺后， 将芯片承座620的第二表面622暴露，因此可以作为散热面，将多芯片偏 移堆栈结构80所产生的热通过芯片承座620的第二表面622传递至封胶 体外。另外，还要强调的是，本实施例并未限制金属导线640的打线工艺， 故其也可以选择由芯片500c上的焊垫向芯片200a的方向来依序连接，最 后再将芯片500a与导线架600连接。
通过以上的说明，本发明中所述的实施例并未限制堆栈芯片的数量， 凡所属技术领域的技术人员应可依据上述所披露的方法，而制作出具有三 个以上的芯片的堆栈式芯片封装结构。显然地，依照上面实施例中的描述， 本发明可能有许多的修正与差异。因此需要在其附加的权利要求的范围内 加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例 中施行。上述仅为本发明之较佳实施例而己，并非用以限定本发明之权利 要求；凡其它未脱离本发明所揭示之精神下所完成的等效改变或修饰，均 应包含在权利要求内。
权利要求
1.一种于导线架设置有汇流架的堆栈式封装结构，其特征是包括导线架，由多个相对排列的内引脚群、多个外引脚群及芯片承座所组成，该芯片承座具有第一表面及第二表面并设置于该多个相对排列的内引脚群之间，且与该多个相对排列的内引脚群形成高度差，以及至少一个汇流架，其具有上表面及下表面并设置于上述多个相对排列的内引脚群与上述芯片承座之间且与上述芯片承座形成一个共平面；多芯片偏移堆栈结构，由多个芯片堆栈而成，上述多芯片偏移堆栈结构固接于上述芯片承座的第一表面上且与上述多个相对排列的内引脚群形成电连接；及封装体，包覆上述多芯片偏移堆栈结构及上述内引脚群、上述芯片承座的第一表面及上述汇流架的上表面，并暴露出上述芯片承座的第二表面及上述汇流架的下表面，并将上述多个外引脚群系伸出于上述封装体外。
2. —种于导线架设置有汇流架的堆栈式封装结构，其特征是包括导线架，由多个外引脚群、多个相对排列的内引脚群及芯片承座所组 成，上述芯片承座具有第一表面及第二表面并设置于上述多个相对排列的 内引脚群之间，且与上述多个相对排列的内引脚群形成高度差，以及至少 一个汇流架，其具有上表面及下表面并设置于上述多个相对排列的内引脚 群与上述芯片承座之间且与上述上述这些内引脚群形成一个共平面；多芯片偏移堆栈结构，由多个芯片堆栈而成，上述多芯片偏移堆栈结 构固接于上述芯片承座的第一表面上且与上述多个相对排列的内引脚群 形成电连接；及封装体，包覆上述多芯片偏移堆栈结构、上述内引脚群、上述芯片承 座的第一表面及上述汇流架，并暴露出上述芯片承座的第二表面，并将上 述多个外引脚群系伸出于上述封装体外。
3. —种于导线架设置有汇流架的堆栈式封装结构，其特征是包括 导线架，由多个外引脚群、多个相对排列的内引脚群以及芯片承座所 组成，上述芯片承座具有第一表面及第二表面并设置于上述多个相对排列 的内引脚群之间，且与上述多个相对排列的内引脚群形成高度差，以及至 少一个汇流架，其具有上表面及下表面并设置于上述多个相对排列的内引 脚群与上述芯片承座之间且与上述多个相对排列的内引脚群与上述芯片承座形成高度差；多芯片偏移堆栈结构，由多个芯片堆栈而成，上述多芯片偏移堆栈结 构固接于上述芯片承座的第一表面上且与上述多个相对排列的内引脚群 形成电连接；及封装体，包覆上述多芯片偏移堆栈结构、上述内引脚群、上述芯片承 座的第一表面及上述汇流架，并暴露出上述芯片承座的第二表面，并将上 述多个外引脚群系伸出于上述封装体外。
4. 根据权利要求1所述的封装结构，其特征是上述汇流架为环状排列。
5. 根据权利要求1所述的封装结构，其特征是上述汇流架为条状排列。
6. 根据权利要求1所述的封装结构，其特征是上述多芯片偏移堆栈结 构中的每一个上述芯片包括芯片本体，具有焊线接合区域，上述焊线接合区域邻近于上述芯片本 体的单一侧边或相邻两侧边，其中上述芯片本体具有多个位于上述焊线接 合区域内的第一焊垫以及多个位于上述焊线接合区域外的第二焊垫；第一保护层，设置于上述芯片本体上，其中上述第一保护层具有多个 第一开口，以暴露出上述这些第一焊垫与上述这些第二焊垫；重设置线路层，设置于上述第一保护层上，其中上述重设置线路层从 上述这些第二焊垫延伸至上述焊线接合区域内，而上述重设置线路层具有 多个位于上述焊线接合区域内的第三焊垫；以及第二保护层，覆盖于上述重设置线路层上，其中上述第二保护层具有 多个第二开口，以暴露出上述这些第一焊垫以及上述这些第三焊垫。
7. 根据权利要求1所述的封装结构，其特征是上述多芯片偏移堆栈结构中的最上层芯片包括芯片本体，具有焊线接合区域，上述焊线接合区域邻近于上述芯片本 体的单一侧边或相邻两侧边，其中上述芯片本体具有多个位于上述焊线接 合区域内的第一焊垫以及多个位于上述焊线接合区域外的第二焊垫；第一保护层，设置于上述芯片本体上，其中上述第一保护层具有多个 第一开口，以暴露出上述这些第一焊垫与上述这些第二焊垫；重设置线路层，设置于上述第一保护层上，其中上述重设置线路层从 上述这些第二焊垫延伸至上述焊线接合区域内，而上述重设置线路层具有 多个位于上述焊线接合区域内的第三焊垫；以及第二保护层，覆盖于上述重设置线路层上，其中上述第二保护层具有 多个第二开口，以暴露出上述这些第一焊垫以及上述这些第三焊垫。
8. —种多芯片偏移堆栈的封装结构，其特征是包含-导线架，由多个外引脚群、多个相对排列的内引脚群以及芯片承座所 组成，上述芯片承座具有第一表面及第二表面并设置于上述多个相对排列 的内引脚群之间，且与上述多个相对排列的内引脚群形成高度差；多芯片偏移堆栈结构，由多个芯片堆栈而成，上述多芯片偏移堆栈结 构固接于上述芯片承座的第一表面上且与上述多个相对排列的内引脚群 形成电连接；及封装体，包覆上述多芯片偏移堆栈结构、上述内引脚群及上述芯片承 座的第一表面，并暴露出上述芯片承座的第二表面，并将上述多个外引脚 群为伸出于上述封装体外。
9. 根据权利要求8所述的封装结构，其特征是上述多芯片偏移堆栈结 构中的每一个上述芯片包括芯片本体，具有焊线接合区域，上述焊线接合区域邻近于上述芯片本 体的单一侧边或相邻两侧边，其中上述芯片本体具有多个位于上述焊线接 合区域内的第一焊垫以及多个位于上述焊线接合区域外的第二焊垫；第一保护层，设置于上述芯片本体上，其中上述第一保护层具有多个第一开口，以暴露出上述这些第一焊垫与上述这些第二焊垫；重设置线路层，设置于上述第一保护层上，其中上述重设置线路层从 上述这些第二焊垫延伸至上述焊线接合区域内，而上述重设置线路层具有 多个位于上述悍线接合区域内的第三悍垫.，以及第二保护层，覆盖于上述重设置线路层上，其中上述第二保护层具有 多个第二开口，以暴露出上述这些第一焊垫以及上述这些第三焊垫。
10. 根据权利要求8所述的封装结构，其特征是上述多芯片偏移堆 栈结构中的最上层芯片包括芯片本体，具有焊线接合区域，上述焊线接合区域邻近于上述芯片本 体的单一侧边或相邻两侧边，其中上述芯片本体具有多个位于上述焊线接 合区域内的第一焊垫以及多个位于上述焊线接合区域外的第二焊垫；第一保护层，设置于上述芯片本体上，其中上述第一保护层具有多个 第一开口，以暴露出上述这些第一焊垫与上述这些第二焊垫；重设置线路层，设置于上述第一保护层上，其中上述重设置线路层从 上述这些第二焊垫延伸至上述焊线接合区域内，而上述重设置线路层具有 多个位于上述焊线接合区域内的第三焊垫；以及第二保护层，覆盖于上述重设置线路层上，其中上述第二保护层具有 多个第二开口，以暴露出上述这些第一焊垫以及上述这些第三焊垫。
全文摘要
一种于导线架设置有汇流架的堆栈式封装结构，包含导线架，由多个相对排列的内引脚群与外引脚群及一个芯片承座所组成，芯片承座设置于内引脚群之间且与内引脚群形成高度差，以及至少一个具有上表面及下表面并设置于内引脚群与芯片承座之间的汇流架；一个多芯片偏移堆栈结构，由多个芯片堆栈而成，此多芯片偏移堆栈结构固接于芯片承座的第一表面上且与内引脚群形成电连接；及一个封装体，包覆多芯片偏移堆栈结构及内引脚群、芯片承座的第一表面及汇流架的上表面，并暴露出芯片承座的第二表面及汇流架的下表面，并将外引脚群伸出于封装体外。
文档编号H01L25/00GK101192600SQ200610149768
公开日2008年6月4日 申请日期2006年11月27日 优先权日2006年11月27日
发明者林鸿村, 沈更新, 陈煜仁 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司