固态图像拾取设备的制作方法

专利名称：固态图像拾取设备的制作方法
技术领域：
本发明涉及一种固态 图像拾取设备，并且更具体地涉及一种其中并入有模拟/数字转换器(下文称为“ADC”)的固态图像拾取设备。
背景技术：
在近来的相机中，已经对其中均装配有CMOS器件的CMOS图像传感器投以关注。将CMOS图像传感器进一步分类为模拟图像传感器和数字图像传感器。虽然这些图像传感器都具有缺点和优点，但是从处理数据速率的观点来看已经越来越期待数字图像传感器。在相机的近来应用中，不仅可以拍摄移动画面而且已经提出与下游图像处理组合的各种应用。例如有打算拍摄当球撞在网球拍上时的瞬间或者在校园运动节上在操场中绕圈跑动之时穿过终点线的儿童的脸部的特写照片这样的情况。在这一情况下，有可能仅将相机指向该方向以使相机能够自动确定照片时机并且自动按动快门。在这一应用中，需要向图像处理模块立即传送拍摄图像并且将照片信息(模拟)转换成图像处理信息(数字)。根据上述背景，已经积极研究和开发用于相机的模拟/数字转换器(ADC)。CMOS图像传感器的最严峻问题在于数据吞吐量很大，因为将关于像素的信息全部转换成数字信肩、O例如假设一个ADC执行千万像素的一般移动图像处理速率(30fps)。在这一情况下，关于一个像素的信息(例如4096个灰度等级)经受A/D转换持续3ns。向输出缓冲器传送转换的信息。然而实际上难以在3ns的传送时间内传送信息。附带提一点，在公开号为2008-283457的日本待审专利申请中公开的发明的目标在于实现减少在通向数据输出单元的传送线上的布线延迟所引起的影响，由此以高精确度取入数据输出单元上的数据。列扫描电路具有与供应的驱动时钟同步地向对应保持电路输出选择信号的多个选择信号生成器以及传播主时钟并且向选择信号生成器供应主时钟作为驱动时钟的时钟供应线。数据输出电路具有与第一取入时钟同步地取入和输出检测数据的第一数据同步电路以及与第二取入时钟同步地取入第一数据同步电路的输出数据的第二数据同步电路。在公开号为2009-130827的日本待审专利申请中公开的发明的目标也在于抑制由于在相应列上的斜坡信号之间的延迟量差异而在输出图像中出现的阴影。像素单元包括多个像素并且向与相应列对应的列信号线输出像素信号。锁存器电路锁存计数器的计数值直至每个斜坡信号的电压电平达到作为具有给定位的数字像素信号的像素信号的电压电平。控制器接收具有给定位的像素信号并且基于由斜坡信号线的布线长度引起的在向相应比较器输入的斜坡信号之间的延迟量差异来进行用于相应列上的在A/D转换之后的像素信号变化的校正。在公开号为2010-166449的日本待审专利申请中公开的发明目标也在于在列并行AD系统的CMOS图像传感器中减少在通向数据输出单元的传送线上的布线延迟所引起的影响。数据传送电路具有检测并且以与控制信号对应的驱动能力输出通过相应传送线传送的数据的多个数据输出单元，以及响应于选择信号向对应传送线传送数据的数据发送器。另外，数据传送电路包括向对应发送器输出选择信号的选择器以及控制数据输出单元的驱动能力、生成用于调整数据传送延迟的控制信号并且向数据输出单元输出控制信号的控制器。控制器基于数据输出单元根据传送线中的数据传送距离来生成用于调整驱动能力的控制信号。

发明内容
在ADC通过竖直读取线取入所选行上的像素的信号并且使信号依次经受A/D转换
这样的配置中，需要在像素阵列之上和之下布置各自包括ADC的列电路。例如由于列电路布置于像素阵列之上和之下，所以可以使列电路的水平宽度为像素间距两倍一样长。在这一情况下，例如如果像素尺寸为5μπι，则需要使电路(比如ADC)限于10 μ m (像素尺寸的两倍)。出于该原因，在高速图像传感器中，产生各种灵活性(比如布局灵活性)，从而多个ADC如图2中所示对准成列。在这一例子中，在12位的ADC中，用4096次(2的12次幂次)的处理完成AD转换。这一转换的一个步进(下文称为“ I个LSB (最低有效位)”)具有250 μ V的略微幅度电压，实现可归结于布局形状或者数千列的个别变化的误差(像素间精确度误差)。例如，如果在具体列上的ADC的偏移出现5mV的变化，则在图像信息中出现25个LSB的误差。由于这一误差而仅在具体列上生成从原有亮度大量移位的图像输出。此外，难以消除这样对准的大量电路的特征中的所有误差。然而，为了即使仅略微而仍然减少误差，已经提出各种校正方法(公开号为2008-283457、2009-130827和2010-166449的日本待审专利申请)。具体而言，出现这样的问题在公开号为2008-283457、2009-130827和2010-166449的日本待审专利申请中公开的技术不能减少在相邻列之间的I个LSB或者更
低的误差。已经作出本发明以解决上述问题，因此本发明的一个目的是应对布置于计数器信号线上的缓冲器和因计数器信号线的布局而收窄的像素间距。另外，本发明的另一目的是提供一种减少在相邻列之间的误差的固态图像拾取设备。概括而言，根据本发明的一个方面，提供一种固态图像拾取设备，该设备包括多个像素；电压生成器，生成参考电压；多个比较器，在一个方向上对准并且比较从像素输出的相应电压与参考电压；计数器，与电压生成器生成的参考电压的改变联动地计数；多个缓冲器电路，与计数器串联连接并且各自依次接收计数器的输出；多个锁存器电路，根据从比较器输出的相应触发信号来取入向其输入端子输入的值；共同信号线，共同连接到锁存器电路的相应输入；以及多个信号线，连接到缓冲器电路的相应输出并且允许计数器的输出通过信号线传播。每个信号线包括第一信号线路径，布置成沿着一个方向延伸并且传播计数器的输出；以及第二信号线路径，从第一信号线路径分路用于向共同信号线供应计数器的输出。根据本发明的该方面，在其中具有列ADC的图像传感器中，在计数器信号全局缓冲器之前和之后向相邻锁存器电路输入的计数器信号和反相信号彼此电连接，以便减少在相邻列之间的延迟时间差。


图I是图示了固态图像拾取设备的总体配置的框图；图2是图示了图I中所示的固态图像拾取设备中的像素阵列和列ADC的部分的放大图；图3是图示了使每个像素信号经受模拟/数字转换的操作的框图；图4是图示了图3中所示像素的电等效电路的图；图5A和图5B分别是图示了配置图3中所示ADC的组成ADC的配置例子和操作的图；图6是示意地图示了子范围ADC的配置例子的电路图；图7是图示了在研究例子中在向锁存器电路传播来自全局计数器的计数器输出(I位)之前的信号线路径的图；图8是图示了在研究例子中在向锁存器电路传播来自全局计数器的计数器输出(M位)之前的信号线路径的图；图9是图不了研究例子和相应实施例共同的锁存器电路的细节的电路图；图10是图示了在研究例子中在向锁存器电路传播来自全局计数器的计数器输出(I位)之前的信号线路径的图；图11是图示了在研究例子中锁存来自全局计数器的输出(I位)的锁存器电路的操作的图；图12是图示了用于测量计数器信号到每个列地址的延迟时间的仿真结果的图；图13是图示了在研究例子中每个本地计数器信号CNT_BUF的计数器值延迟的图；图14是图示了根据第一实施例在向锁存器电路传播来自全局计数器的计数器输出之前的信号线路径的图；图15是图示了根据第二实施例在向锁存器电路传播来自全局计数器的计数器输出之前的信号线路径的图；图16是图示了根据第三实施例在向锁存器电路传播来自全局计数器的计数器输出之前的信号线路径的图；图17是图示了根据第四实施例在向锁存器电路传播来自全局计数器的计数器输出之前的信号线路径的图；以及图18A和图18B是图示了全局缓冲器的布局概况的图。
具体实施例方式下文将参照附图具体描述本发明。在附图中，相同或者对应部分由相同标号或者符号表示，并且将不重复它们的描述。[相应实施例的固态图像拾取设备共同的总体配置]图I是图示了固态图像拾取设备的总体配置的框图。参照图I，固态图像拾取设备10包括输入缓冲器21、控制电路24、竖直扫描器(V-扫描器)25、像素阵列11、斜波生成器电路26、PGA(可编程增益放大器)16、列ADC 12、水平扫描器(H-扫描器)14、并行/串行转换器23和输出缓冲器22。优选的是斜波生成器电路26各自由DAC(数字模拟转换器)配置。为像素阵列11的每列提 供PGA 16和列ADC 12。与像素阵列11的偶数列(0、2、4、...)对应的PGA 16和列ADC 12布置于像素阵列的上侧上，并且与像素阵列11的奇数列(1、3、5、···)对应的PGA 16和列ADC 12布置于像素阵列的下侧上。为像素阵列的偶数列和奇数列中的每列设置一个水平扫描器14和一个斜波生成器电路26。输入缓冲器21从外部接收命令和输入数据。控制电路24控制总体CMOS图像传感器的操作。竖直扫描器25选择像素阵列11内的列中的任一列。像素阵列11作为如下图像拾取单元来工作，在该图像拾取单元中，在矩阵中布置多个像素，每个像素具有将光信号转换成电信号的光电转换元件。像素阵列11在数字扫描器25针对每行依次扫描相应像素之时通过针对相应列布线的多个竖直读取线输出所选行的相应像素的信号。每个PGA 16放大通过每个竖直读取线输出的每个像素的信号并且向将参照图3描述的采样和保持电路18输出放大的信号。每个列ADC 12保持由PGA 16采样的每个像素的信号并且将像素的保持信号从模拟信号转换成数字信号。每个水平扫描器14在水平方向上并行传送从与像素阵列11的相应列对应的列ADC 12输出的数字信号。并行/串行转换器23将水平扫描器14传送的并行数据转换成串行数据，并且向输出缓冲器22输出串行数据。输出缓冲器22将输出数据向外部输出。每个斜波生成器电路26与时钟同步地生成以逐步方式变化的斜坡电压Vramp。图2是图示了图I中所示的固态图像拾取设备10中的像素阵列11和列ADC 12的部分的放大图。参照图2，为像素阵列11中的像素PX的两列设置一个列电路。每个列电路包括列ADC 12、PGA 16和数据锁存/传送电路17。PGA 16放大在列方向上从像素PX依次发送的像素输出并且向列ADC 12输出放大的像素输出。列ADC 12将从PGA 16接收的模拟信号转换成数字信号并且向数据锁存/传送电路17输出数字信号。数据锁存/传送电路17在列方向上依次移位像素输出的数字值并且向外部输出用于3000个像素的数字信号。相同电路也布置于像素阵列11的上侧上。多个全局缓冲器GB62F布置于数字信号的信号线上以便对数字信号的波形整形。全局缓冲器GB62F可以各自由反相器或者重复器(r印eater)(串联连接的两个反相器)配置。
图3是图示了使每个像素信号经受模拟/数字转换的操作的框图。参照图3，向PGA 16发送像素阵列11内的由竖直扫描器25线内选择的像素PX的像素输出。每个PGA 16放大在列方向上从像素PX依次发送的像素输出并且向采样和保持电路18输出放大的像素输出。采样和保持电路18采样和保持图像输出。当未提供采样和保持电路18时，图像输出的时间改变比A/D转换所需要的时间更快，增加检测误差。在提供采样和保持电路18时，在相同定时采样的信号可以经受A/D转换。比较器36沿着一个方向对准并且各自与时钟同步地接收来自对应采样和保持电路18的输出信号和由斜波生成器电路26以逐步方式改变的斜坡电压Vramp。在比较来自采样和保持电路18的输出信号与作为参考电压的斜坡电压Vramp之
后，比较器36向对应锁存器电路80输出用于保持从全局计数器34输出的计数器信号的触发信号CMP。关于计数器信号CNT (该信号是来自与斜波生成器电路26联动地顺计数的全局计数器34的输出信号)的信息由锁存器电路80锁存。计数器信号CNT的信号线路径由布线层配置以便沿着一个给定方向延伸并且允许计数器信号CNT通过信号线路径传播。该一个方向指示比较器36沿着其对准的方向、列ADC 12沿着其对准的方向(也就是采样和保持电路18沿着其对准的方向)和锁存器电路80沿着其对准的方向。此外，每个锁存器电路80包括主锁存器电路80A (M-锁存器80A)和从锁存器电路80B (S-锁存器80B)。每个水平扫描器14在水平方向上并行传送从锁存器电路80输出的数字信号。并行/串行转换器23将水平扫描器14传送的并行数据转换成串行数据并且向输出缓冲器22输出串行数据。图4是图示了图3中所示的像素PX的电等效电路的图。每个像素PX包括将光信号转换成电信号的光电二极管3、根据传送控制线上的传送控制信号TX来发送光电二极管3生成的电信号的传送晶体管2以及根据重置控制线上的重置控制信号RX将浮置扩散7重置成给定电压电平的重置晶体管I。像素PX也包括根据浮置扩散7上的信号电势向源跟随器模式发送电源节点上的电源电压VDD的源跟随器晶体管4和根据行选择控制线上的行选择信号SL向竖直读取线9发送源跟随器晶体管4发送的信号的行选择晶体管5。作为例子，重置晶体管I、传送晶体管2、源跟随器晶体管4和行选择晶体管5各自由η沟道MOS晶体管配置。图5Α和图5Β是图示了配置图3中所示ADC的组成ADC的配置例子和操作的图。如图5Α中所示，组成ADC由比较器36配置，其接收作为采样和保持电路18的信号电压的像素输出并且比较信号电压与作为参考电压的由每个斜波生成电路26以逐步方式改变的斜坡电压Vramp以进行AD转换。组成ADC在已经在初始化时清除计数器的值之后开始计数器的顺计数。如图5Β中所示，参考电压从最小电压或者最大电压按照I个LSB改变以逐步方式上升或者下降。比较器36比较信号电压与参考电压并且在比较结果反转为数字值时代表计数器的值。由于组成ADC采用上述比较方法，所以如果N为ADC分辨率，则AD转换需要与2Ν成比例的时间(2的N次幂)。
在上述描述中，每个列ADC 12由组成ADC配置，但是可以代之以由子范围系统的ADC配置。图6是示意地图示了子范围ADC的配置例子的电路图。图6举例说明电荷比较器系统的子范围ADC。在子范围ADC中，将AD转换级分类为粗略和精细这两个级。AD转换系统不限于图6中所示系统，只要AD转换系统具有实现实时处理的转换速度并且也可以形成到图2中所示细长矩形区域中即可。参照图6，子范围ADC包括开关31、开关33、比较器36、电容器C3、电容器C41至C48和开关51至53。比较器36的正输入通过开关31接收从每个PGA 16输出的光学信号和暗信号。比较器36的负输入通过开关33来与比较器36的输出连接并且也与用于保持暗信号的电容器C3连接。比较器36具有用于彼此比较向正输入和负输入供应的信号的比较模式以及差分放大向正输入和负输入供应的信号的差分放大模式作为操作模式。电容器C41至C48具有彼此相等的电容并且具有与节点vcm电容耦合的一端。依次切换与那些电容器的另一端连接的开关51和52以将电容器C41至C48的另一端的电势从vrefp (例如2. 0V)依次改变成vrefn (例如I. Ov),由此确定节点vcm的电势属于八个范围之中的哪个范围。在初始级中，连接到电容器C41至C48中的每个电容器的开关51接通，并且开关52和53关断。首先，开关31和33变成接通，并且将比较器36设置成差分放大模式。在这一状态中，当向PGA 16输入暗信号时，暗信号保持于电容器C3中。随后，开关33变成关断，并且将比较器36设置成比较模式。随后，开关31变成接通，并且向PGA 16输入光信号，其中放大的光信号保持于节点vcm中。随后，当开关31关断时，完成采样和保持操作。连接到电容器C41的开关51从接通状态改变成关断状态，并且开关52从关断状态改变成接通状态。因而，由于电容C41的与节点vcm电容稱合的另一端的电势从vrefp改变成vrefn,所以节点vcm的电势下降(vrefp-vrefn)/8。随后类似地,开关51和52以从电容器C42到电容器C48的顺序依次接通和关断。因而节点vcm的电势下降(vrefp-vrefn)/8。一旦触发信号CMP (该信号是比较器36的输出信号)从高电平改变成低电平，就完成开关51和52的接通和关断操作。在这一例子中，未示出的3位计数器设置于图I的控制电路24内，并且3位计数器的输出值与开关51和52的切换操作同步地改变。具体而言，3位计数器监视比较器36的触发信号CMP并且在触发信号CMP的值从高电平改变成低电平时保持3位计数器的输出值。因而确定像素信号的高3位以完成粗略转换级。在后续精细转换级中，连接到电容器C41至C48的开关51和52的断开和闭合状态照常维持于比较器36的触发信号CMP从高电平改变成低电平这样状态。在这一状态中，连接到电容器C41的开关53从关断改变成接通，并且将通过开关53向电容器C41施加的斜坡电压 Vramp 上升至 vrefp+(vrefp-vrefn) X (256/2048)。同时，设置于控制电路24内的12位计数器开始在十进制转换中从“O”顺计数。随后，斜坡电压Vramp以倾斜方式下降至vrefn-(vrefp-vrefn) X (256/2048)。一旦斜坡电压Vramp已经完全下降，12位计数器的值在十进制转换中变成“2559”。
控制电路24的3位计数器(未示出)监视比较器36的触发信号CMP并且在触发信号CMP的值从高电平改变成低电平时保持12位计数器的输出值。虽然精细转换级的实质转换精确度为11位，但是实际上获得按照(vrefp-vrefn) X (256/2048)在设置电压范围以上和以下溢出的12位数字数据。利用上述操作，确定包括范围以外的输出值的像素信号的低12位以完成精细转换级。(研究例子)图7是图示了在研究 例子中在向锁存器电路80传播来自全局计数器34的计数器输出(I位)之前的信号线路径的图。参照图7，计数器信号CNT(该信号是来自全局计数器34的输出信号)的信号线路径由布线层配置以便沿着一个给定方向延伸并且允许计数器信号CNT经过信号线路径传播。该一个方向指示比较器36(未示出)沿着其对准的方向、列ADC 12 (未示出)沿着其对准的方向(也就是采样和保持电路18 (未示出)沿着其对准的方向)和锁存器电路80沿着其对准的方向。用于对计数器信号CNT的波形整形的全局缓冲器GB62-0、GB62-1、·..(下文也统称为“全局缓冲器GB62”)布置于信号线路径上。从计数器信号CNT的信号线路径分路用于向锁存器电路80供应计数器信号CNT的本地计数器信号CNT_BUF及其反相信号CNT_BUF_B的信号线路径。用于驱动本地计数器信号CNT_BUF和反相信号CNT_BUF_B的本地缓冲器LB64-0. 0、LB64-0. I、···、LB64_0. Ν_1、64_1. O、...(下文也统称为“本地缓冲器 LB64” )布置于分路的信号线路径上。在这一例子中，针对每个I位计数器信号连接约3000个锁存器电路80。此外，一个全局缓冲器GB62每192列布置于计数器信号CNT的信号线路径上。也就是说，10至20个全局缓冲器GB62布置于一个计数器信号CNT上。此外，一个本地缓冲器LB64每24个锁存器电路80布置于从计数器信号CNT的信号线路径分路的信号线路径上。本地缓冲器LB64通常布置于计数器信号CNT的信号线路径紧接以下或者附近。另外，虽然未示出，但是向相应锁存器电路80供应触发信号CMT。计数器信号CNT和触发信号CMT由半导体芯片上的不同布线层配置。图8是图示了在研究例子中向锁存器电路80传播来自全局计数器34的计数器输出(M位)之前的信号线路径的图。下文将描述的图8的配置除了本地计数器信号CNT_BUF (反相信号CNT_BUF_B)的连接关系之外在相应实施例中是共同的。参照图8，布线来自全局计数器34的M个计数器信号CNT和从参照图5描述的比较器36输出的η个触发信号CMP。计数器信号CNT〈0>、CNT〈1>、. . .、CNT〈M_1> (下文也统称为“计数器信号CNT”)的信号线比其它信号线长得多。此外，计数器信号CNT〈i>的信号线路径由布线层配置以便沿着一个给定方向延伸并且允许计数器信号CNT经过信号线路径传播。该一个方向指示比较器36 (未示出)沿着其对准的方向、列ADC12 (未示出)沿着其对准的方向(也就是采样和保持电路18 (未示出)沿着其对准的方向)和锁存器电路沿着其对准的方向。用于对计数器信号CNT〈i>的波形整形的全局缓冲器GB62. i_j (i = O、I、. . .、M_1并且j = O、...)布置在信号线路径上。也就是说，全局缓冲器GB62. i-j指示布置于计数器信号CON〈i>的信号线路径上的第j个全局缓冲器。全局缓冲器GB62. i-j (i = OU.....
M-I并且j为整数)对应于图7的本地缓冲器LB64。从计数器信号CNT〈i>的信号线路径分路用于向锁存器电路80供应计数器信号CNT<i>的未示出的本地计数器信号CNT_BUF及其反相信号CNT_BUF_B的信号线路径。用于驱动本地计数器信号CNT_BUF及其反相信号CNT_BUF_B的本地缓冲器LB64.i-j. k(i = 0、1、. . .、M-1并且j、k = O、...)布置于每个分路的信号线路径上。也就是说，本地缓冲器LB64. i-j. k指示由布置于计数器信号CNT〈i>的信号线路径上的第j个全局缓
冲器的输出信号驱动的第k个本地缓冲器。本地缓冲器LB64.= OU.....M-I并
且j、k = O、...)对应于图7中的本地缓冲器LB64。计数器信号CNT〈i>的信号线路径比其它信号线更长，因此为了对波形整形，全局缓冲器GB62. i-j (i = 0、1、. . .、M-I并且j = O、...)每192列布置于计数器信号CNT〈i>的信号线路径上。本地缓冲器LB64.= 0、1、· · ·、M-1并且j、k = O、· · ·)也布置于从计数器信号CNT〈i>的信号线路径分路的信号线上并且生成本地计数器信号CNT_BUF及其反相信号 CNT_BUF_B。本地缓冲器 LB64. i-j. k(i = 0、1、· · ·、M_1 并且 j、k = O、· · ·)通常在计数器信号CNT〈i>的信号线路径紧接以下或者附近。在作为全局计数器34的输出的计数器信号CNT〈0>至CNT〈M-1> (例如由于图3的计数器为12位输出，所以满足M= 12)中，计数器信号CNT〈0>对应于计数器的输出值的LSB (最低有效位)，而计数器信号CNT〈M-1>对应于计数器的输出值的MSB (最高有效位)。然而不限于这一配置，可以将计数器信号CNT〈M-1>设置为计数器输出值的LSB，而将信号CNT<0>设置为计数器输出值的MSB。相应本地缓冲器LB64. i-j. k(i = O、I、· · ·、M_1并且j、k = O、...)驱动的本地
计数器信号CNT_BUF及其反相信号CNT_BUF_B向锁存器电路组80〈0>、80〈1>.....80〈M_1>
传播相应计数器的输出值。在这一例子中，为每个本地缓冲器LB64. i-j. k布置本地计数器信号CNT_BUF(反相信号CNT_BUF_B)，并且其相应信号线彼此分离。此外，优选的是随着锁存器电路80更接近LSB侧而与比较器36(未示出)更近地布置与相应位对应的多个锁存器电路组80〈0>、80〈1>、. . .、80〈M-1>。具体而言，优选的是锁存器电路组被这样对准使得以从锁存器电路组80〈M-1>到锁存器电路组80〈0>的顺序更接近比较器36。本地计数器信号CNT_BUF及其反相信号CNT_BUF_B的输出数据响应于触发信号CMP由锁存器电路80锁存，并且在信号CSL的控制之下向输出缓冲器22传送数据。 图9是图不了研究例子和相应实施例共同的锁存器电路80的细节的电路图。参照图9，锁存器电路80包括主锁存器电路80A、从锁存器电路80B和锁存器输出控制电路80C。主锁存器电路80A包括NMOS晶体管MTl (该晶体管具有接收触发信号CMP的栅极和接收本地计数器信号CNT_BUF的漏极)、NMOS晶体管MT2 (该晶体管具有接收触发信号CMP的栅极和接收本地计数器信号CNT_BUF的反相信号CNT_BUF_B的漏极)以及反相器MINVl和MINV2 (这些反相器配置如下保持电路，该保持电路保持本地计数器信号CNT_BUF和本地计数器信号CNT_BUF的反相信号CNT_BUF_B的数据)。主锁存器电路80A还包括NMOS晶体管MT3 (该晶体管具有接收MINVl的输出信号的栅极和连接到接地电势的源极电极)以及NMOS晶体管MT4 (该晶体管具有接收MINV2的输出信号的栅极和连接到接地电势的源极电极)。根据触发信号CMP控制本地计数器信号CNT_BUF和其反相信号CNT_BUF_B。当触发信号CMP变成H电平时，NMOS晶体管MTl和NMOS晶体管MT2接通，并且本地计数器信号CNT_BUF的输出和反相信号CNT_BUF_B的输出由主锁存器电路80A锁存。根据使能信号EN向下游从锁存器电路80B传送主锁存器电路80A锁存的数据。在全局计数器34已经完成所有计数之后激活使能信号EN，并且向从锁存器电路80B传送数据。从锁存器电路80B的电路配置与主锁存器电路80A的电路配置相同，因此将不重复它的描述。锁存器输出控制电路80C包括NMOS晶体管ST5和NMOS晶体管ST6 (这些晶体管具有接收CSL的栅极和连接到相应如下节点的漏极，这些节点接收锁存器电路80B锁存的
数据及其反相数据的输出)。从锁存器电路80B锁存的数据和反相数据由于信号CSL的激活而通过信号DT和信号DB向水平扫描器14传送、由并行/串行转换器23转换并且依次向外部读取。图10是图示了在研究例子中向锁存器电路80传播来自全局计数器34的计数器输出(I位)之前的信号线路径的图。除了图7和图8中的描述之外，为了向锁存器电路80传播计数值，从计数器信号CNT的信号线路径分路与每个本地缓冲器LB64对应的本地计数器信号CNT_BUF和反相信号CNT_BUF_B的信号线路径。具体而言，提供与本地缓冲器LB64-0. O对应的计数器信号CNT被供应到的本地计数器信号CNT_BUF〈0>的信号线路径，并且提供与本地缓冲器LB64-0. I对应的计数器信号CNT被供应到的本地计数器信号CNT_BUF〈1>的信号线路径。另外，供应计数值的本地计数器信号CNT_BUF〈0>连接到多个锁存器电路80。换而言之，向那些锁存器电路80供应多个锁存器电路共同的本地计数器信号CNT_BUF〈0>。这不仅适用于本地计数器信号CNT_BUF〈0>而且适用于其它本地计数器信号CNT_BUF〈0>，并且将不重复它的描述。然而在研究例子中，本地计数器信号CNT_BUF〈i>和本地计数器信号CNT_BUF<i+l>彼此分离。出于该原因，将向连接到那些本地计数器信号CNT_BUF的锁存器电路80供应的计数值互不相同。也就是说，向连接到相同本地计数器信号CNT_BUF〈i>的锁存器电路80输出相同计数值，但是向连接到不同本地计数器信号的锁存器电路80供应不同计数值。更具体而言，由于任意本地计数器信号CNT_BUF〈i>和本地计数器信号CNT_BUF<i+l>彼此分离，所以未向连接到相应本地计数器信号CNT_BUF〈i>和本地计数器信号CNT_BUF〈i+l>的锁存器电路80供应共同计数器信号。类似地，这一关系适用于它们的反相信号 CNT_BUF_B。本地缓冲器LB64-0. O包括串联连接的两级反相器INV0_00和INV0_01、在反相器INV0_01的输出节点与供应本地计数器信号CNT_BUF的节点之间连接的子本地缓冲器LB0_0R以及在反相器INV0_01的输出节点与供应计数器信号的反相信号CNT_BUF_B的节点之间连接的子本地缓冲器LB0_0L。
子本地缓冲器LB0_0R包括串联连接的反相器INV0_02和INV0_03，并且子本地缓冲器LB0_0L包括反相器INV0_04。本地计数器信号CNT_BUF和反相信号CNT_BUF_B由子本地缓冲LB0_0R和LB0_0L生成。子本地缓 冲器LB0_0R和LB0_0L的配置仅需具有在从它们输出的信号之间的互补关系，并且可以应用其它配置。此外，其它本地缓冲器LB64-0. 1、...、LB64_1.0、......具有与本地缓冲器
LB64-0. O的配置相同的配置，因此将不重复它们的描述。图11是图示了在研究例子中锁存来自全局计数器34的输出(I位)的锁存器电路80的操作的图。参照图9至图11，全局计数器输出代表与斜波生成器电路26联动的全局计数器34的计数器信号CNT的输出。例如在12位的DAC中，全局计数器34的计数值具有〈0>至〈4095〉这4096级。主#0、#2和#4代表主锁存器电路80A的输出。从#0、#2和#4代表从锁存器电路80B的输出。全局计数器34的计数值以I递增。在这一情形中，在主#0、#2和M中，全局计数器34的紧接于比较器36使触发信号CMP不活跃(L电平)之前的计数值(数字值)由主锁存器电路80A锁存。相应级〈1000>、〈1500>和〈1250〉的计数值保持于主锁存器电路80A中。在已经完成全局计数器34的计数之后，级〈4095〉的计数值由控制电路24保持。在已经完成全局计数器34的计数之后，来自控制电路24的使能信号EN从不活跃(L电平)切换成活跃(H电平)，其中向从#0、#2和#4同时传送主#0、#2和#4保持的数据。尽管使能信号EN不活跃(L电平)，但是从#0、#2和#4继续保持先前数据。当已经向从锁存器电路80B传送主锁存器电路的所有数据时，使能信号EN由控制电路24从活跃(H电平)切换成不活跃(L电平)。随后，触发信号CMP从不活跃(L电平)切换成活跃(H电平)，并且开始读取后续像素。分别针对所有位进行上述操作。向从锁存器电路80B传送的数据从不活跃(L电平)切换成活跃(H电平)以由此向输出缓冲器22传送。图12是图示了用于测量计数器信号到每个列地址的延迟时间的仿真结果的图。参照图12，在相邻列之间的延迟时间(nsec)由纵坐标轴代表，并且列地址编号由横坐标轴代表。虚线指示的波形是在研究例子的配置中的仿真结果的波形，而实线指示的波形是在后文将描述的第一实施例的配置中的仿真结果的波形。在代表研究例子的波形(虚线)中，当比较在C0L1356之前的列之间的延迟时间与在C0L1552之后的列之间的延迟时间时，约400psec的延迟时间差出现于C0L1356与C0L1552之间(全局缓冲器延迟时间差)。这是因为全局缓冲器GB62布置于C0L1356与C0L1552之间并且延迟时间差由全局缓冲器GB62引起。类似地，如图10中所示，由于本地计数器信号CNT_BUF和反相信号CNT_BUF_B根据本地缓冲器LB64彼此分离，所以延迟时间即使在本地缓冲器LB64中仍然出现于相邻锁存器电路之间(本地缓冲器延迟时间差)。例如上述延迟时间对应于在C0L1520与C0L1536之间或者在C0L1552与C0L1568之间的延迟时间差。在研究例子中，本地缓冲器延迟时间差的波动差比全局缓冲器延迟时间差的波动差小得多。全局缓冲器延迟时间差比本地缓冲器延迟时间差大得多，并且计数器信号在全局缓冲器GB62之前和之后的到达时间出现大的延迟。此外，全局缓冲器延迟时间差和本地缓冲器延迟时间差的相应波动差惊人。因而虽然落在I个LSB的范围内但是仅在具体列上生成从原有亮度大大移位的图像输出。图13是图示了在研究例子中每个本地计数器信号CNT_BUF的计数值延迟的图。图13图示了当两个相邻锁存器电路连接到相应不同本地计数器信号CNT_BUF〈P>和CNT_BUF〈P+1>时的计数值。当触发信号CMP从活跃切换成不活跃时，向计数值从本地计数器信号CNT_BUF〈P>被供应到的锁存器电路供应计数值〈1051〉。另一方面，向计数值从本地计数器信号CNT_
BUF〈P+1>被供应到的相邻锁存器电路供应计数值〈1500〉。在其中本地计数器信号CNT_BUF〈P>和本地计数器信号CNT_BUF〈P+1>如在研究例子中那样彼此分离的配置中，出现计数值的输出延迟(时间TA)。当希望计数值〈1501〉时，向计数值从本地计数器信号CNT_BUF〈P+1>被供应到的锁存器电路输出从原有亮度移位的图像。在全局缓冲器GB62之前和之后进一步增加这样的延迟。如上文描述的那样，在研究例子的配置中，提供与每个本地缓冲器LB64对应的本地计数器信号CNT_BUF (反相信号CNT_BUF_B)，但是未在本地计数器信号CNT_BUF(反相信号CNT_BUF_B)之间提供共同信号线而是提供单独信号线。因此，这一配置引起计数器信号CNT的延迟时间差增加或者延迟时间变化。为了解决上述问题，下文将描述相应实施例。在相应实施例的描述中，在附图中，相同或者对应部分由相同符号表示，并且将不重复它们的描述。第一实施例将与图10的研究例子比较描述第一实施例。图14是图示了根据第一实施例在向锁存器电路80传播来自全局计数器34的计数器输出之前的信号线路径的图。参照图14，计数器信号CNT (该信号是来自全局计数器34的输出信号)的信号线路径由布线层配置以便沿着一个给定方向延伸并且允许计数器信号CNT经过信号线路径传播。该一个方向指示比较器36沿着其对准的方向、列ADC 12沿着其对准的方向(也就是采样和保持电路18沿着其对准的方向)和锁存器电路沿着其对准的方向。用于对计数器信号CNT的波形整形的全局缓冲器GB62A-0、GBA62-1、GBA62-2、...(下文也统称为“全局缓冲器GB62A”)布置于信号线路径上。从计数器信号CNT的信号线路径分路用于向锁存器电路80供应计数器信号CNT的本地计数器信号CNT_BUF和反相信号CNT_BUF_B的信号线路径。全局缓冲器GB62A可以由重复器配置而不限于这一配置。此外，向相应锁存器电路80供应触发信号CMT。计数器信号CNT和触发信号CMT由半导体芯片上的不同布线层配置。用于驱动本地计数器信号CNT_BUF和反相信号CNT_BUF_B的本地缓冲器LB64-0. 0、LB64-0. I、. · ·、LB64_1. O、· · ·(下文也统称为“本地缓冲器LB64A”)布置于从计数器信号CNT的信号线路径分路的信号线路径上。本地缓冲器LB64布置于计数器信号CNT的信号线路径紧接以下或者附近。在根据第一实施例的信号线路径中，计数器信号CNT_BUF由相应本地缓冲器LB64A生成，并且生成的相应计数器信号CNT_BUF彼此连接。利用这一配置，不同于研究例子，本地计数器信号CNT_BUF可以作为共同信号线向所有锁存器电路80供应计数器信号CNT。相同配置适用于反相信号CNT_BUF_B,因此将不重复它的描述。由于向所有锁存器电路80供应本地计数器信号CNT_BUF (该信号为共同信号线)，所以可以使全局缓冲器GB62A和本地缓冲器LB64A的影响最小并且减少计数器信号CNT到相邻锁存器电路80的延迟时间差。再次参照图12，与研究例子(虚线)比较，利用第一实施例的配置，共同化所有锁存器电路80的计数器信号CNT_BUF，并且向相应锁存器电路80供应计数器信号CNT。因而
减少本地计数器信号到相邻锁存器电路80的延迟时间差而不受全局缓冲器GB62A和本地缓冲器LB64A影响。更具体而言，第一实施例的配置适用于延迟时间差约为400ps的C0L1356与C0L1552之间，因而延迟时间差可以减少至IOOps或者更低。此外，由于本地缓冲器延迟时间差的波动差类似地出现约为IOOps或者更低，所以用户认识到输出未从原有亮度大大移位的图像而无不适感的可能性高。如上文参照图12和图14描述的那样，从共同化的本地计数器信号CNT_BUF(共同信号线)向所有锁存器电路80供应计数值。由于共同化本地全局信号，所以也减少全局缓冲器延迟时间差。此外，整体上适当地布置全局缓冲器GB62A使得可以进一步减少延迟时间并且可以再现具有原有亮度的图像。第二实施例图15是图示了根据第二实施例在向锁存器电路80传播来自全局计数器34的计数器输出之前的信号线路径的图。在第一实施例中，图14的全局缓冲器GB62A布置于计数器信号CNT的信号线路径上。参照图15，在第二实施例中，在计数器信号CNT的信号线路径上的全局缓冲器GB62A替换为计数器信号CNT的信号线路径上的反相器GINV63A-0、GINV63A-l、GINV63A-2、...(下文也统称为“反相器GINV63A” )。此外，第一实施例的本地缓冲器LB64A也替换为后文将在第二实施例中描述的本地缓冲器LB64B和LB64C。计数器信号CNT (该信号是来自全局计数器34的输出信号)的信号线路径由布线层配置以便沿着一个给定方向延伸并且允许计数器信号CNT经过信号线路径传播。该一个方向指示比较器36沿着其对准的方向、列ADC 12沿着其对准的方向(也就是采样和保持电路18沿着其对准的方向)和锁存器电路沿着其对准的方向。反相器GINV63A-0布置于信号线路径上用于对计数器信号CNT的波形整形。从计数器信号CNT的信号线路径分路用于向锁存器电路80供应计数器信号CNT的本地计数器信号CNT_BUF和反相信号CNT_BUF_B的信号线路径。此外，向相应锁存器电路80供应触发信号CMT。计数器信号CNT和触发信号CMT由半导体芯片上的不同布线层配置。用于驱动本地计数器信号CNT_BUF和反相信号CNT_BUF_B的本地缓冲器LB64B-0. O、LB64B-0. I、· · ·、LB64C-1. O、...(下文也统称为“本地缓冲器 LB64B” 和“本地缓冲器LB64C”)布置于从计数器信号CNT的信号线路径分路的信号线路径上。本地缓冲器LB64B和LB64C布置于计数器信号CNT的信号线路径紧接以下或者附近。本地缓冲器LB64B-0. O包括反相器INVB0_00、在反相器INVB0_00的输出节点与供应本地计数器信号CNT_BUF的节点之间连接的子本地缓冲器LBB0_0R以及在反相器INVB0_00的输出节点与供应计数器信号的反相信号CNT_BUF_B的节点之间连接的子本地缓冲器LBB0_0L。子本地缓冲器LBB0_0R包 括串联连接的反相器INVB0_01和INVB0_02，并且子本地缓冲器LBB0_0L包括奇数级的反相器INVB0_3。 计数器信号CNT_BUF和反相信号CNT_BUF_B由子本地缓冲器LBB0_0R和LBB0_0L生成。本地缓冲器LB64C-0. O包括串联连接的两个反相器INVC1_00和INVC1_01、在反相器INVCljn的输出节点与供应本地计数器信号CNT_BUF的节点之间连接的子本地缓冲器LBC1_0R以及在反相器INVCljn的输出节点与供应计数器信号的反相信号CNT_BUF_B的节点之间连接的子本地缓冲器LBC1_0L。子本地缓冲器LBC1_0R包括串联连接的偶数级反相器INVC1_02和INVC1_03，并且子本地缓冲器LBC1_0L包括奇数级反相器INVC1_04。本地计数器信号CNT_BUF和反相信号CNT_BUF_B由子本地缓冲器LBC0_0R和和LBC1_0L 生成。与输入计数器信号CNT和反相信号CNT_B对应地选择本地缓冲器LB64B和本地缓冲器LB64C中的适当本地缓冲器以生成本地计数器信号CNT_BUF和反相信号CNT_BUF_B。更具体而言，供应从全局计数器34输出的计数器信号CNT的节点连接到反相器GINV63A-0的输入节点，并且反相器GINV63A-0输出反相信号CNT_B。本地缓冲器LB64B被布置成实现逻辑一致性直至供应反相信号CNT_B的节点连接到下游反相器GINV63A-1的输入节点。类似地，由于计数器信号CNT的逻辑是在反相器GINV63A-0与反相器GINV63A-1之间的正逻辑，所以布置与图14中的第一实施例的本地缓冲器LB64相同的本地缓冲器LBC64。如上文参照图15描述的那样，所有锁存器电路80从共同化的本地计数器信号CNT_BUF(共同信号线)接收计数值。共同化本地全局信号，并且第一实施例的全局缓冲器GB62替换为反相器GINV63A，其中可以减少全局缓冲器延迟时间差以再现具有原有亮度的图像并且整个芯片的面积减少。更具体而言，与第一实施例相比，可以减少每一个全局缓冲器GB62A的一个反相器的面积。由于可减少的反相器通常布置于计数器信号CNT的信号线路径上，所以需要增加驱动能力。为了增加驱动能力，也增加每个反相器的区域。因此如果无需该区域，则可以减少芯片区域的面积。此外，由于这样的减少实现每一个全局缓冲器GB62A减少一个反相器，所以如果这应用于整个芯片，则可以有效地减少芯片面积。第三实施例图16是图示了根据第三实施例在向锁存器电路80传播来自全局计数器34的计数器输出之前的信号线路径的图。将与第一实施例比较地描述第三实施例。参照图16，第一实施例的计数器信号CNT替换为计数器信号CNT_H，并且此外还生成其反相计数器信号CNT_L并且反相计数器信号CNT_L的信号线路径被布置成沿着与计数器信号CNT_H的信号线路径的方向相同的方向延伸。在下文描述中，计数器信号CNT_H〈i>(i = 1、2、3、· · ·)和 CNT_L〈i>(i = 1、2、3、...)也分别统称为“计数器信号CNT_H和CNT_L”。也就是说，在向锁存器电路80传播来自全局计数器34的计数器输出之前的信号线路径包括计数器信号CNT_H和反相信号CNT_L的两个信号线路径，并且从计数器信号CNT_H和反相信号CNT_L分路信号线路径用于向计数器信号CNT_BUF(该信号为共同信号线)供应计数器的输出。计数器信号CNT_H〈1>和反相信号CNT_L〈1>基于来自全局计数器34的计数器信号CNT由全局缓冲器GB62-0和反相器GINV63B-0生成。反相器GINV63BH-l、GINV63BH-2、...、布置于计数器信号CNT_H〈1>的信号线路径上。反相器GINV63BL-1、GINV63BL-2、...、布置于计数器信号CNT_L〈1>的信号线路径上。计数器信号CNT_H和反相信号CNT_L的那些信号线路径由布线层配置以便沿着一个给定方向延伸并且允许计数器信号CNT_H(CNT_L)通过信号线路径传播。该一个方向指示比较器36沿着其对准的方向、列ADC 12沿着其对准的方向(也就是采样和保持电路18沿着其对准的方向)和锁存器电路沿着其对准的方向。反相器GINV63B-0 (全局缓冲器GB62B-0)布置于信号线路径上用于对计数器信号CNT_H(CNT_L)的波形整形。从计数器信号CNT_H(CNT_L)的信号线路径分路用于向锁存器电路80供应计数器信号CNT_H(CNT_L)的本地计数器信号CNT_BUF和反相信号CNT_BUF_B的信号线路径。此外，向相应锁存器电路80供应触发信号CMT。计数器信号CNT_H(CNT_L)和触发信号CMT由半导体芯片上的不同布线层配置。计数器信号CNT_H〈i>(i = 2、3、···)指示GINV63BH_i的输出信号，并且CNT_L<j>(j = 1、2、· · ·)指示GINV63BLJ的输出信号。在这一例子中，CNTJKI>指示来自全局缓冲器GB62-0的输出信号。另外，计数器信号CNT_H〈i>和CNT_L〈i>总是具有互补关系。用于驱动本地计数器信号CNT_BUF和反相信号CNT_BUF_B的本地缓冲器LB64D-0. O、LB64D-0. I、· · ·、LB64D-1. O、· · ·(下文也通称为“本地缓冲器 LB64D” )布置于从计数器信号CNT_H(CNT_L)的信号线路径分路的信号线路径上。本地缓冲器LB64B布置于计数器信号CNT_H(CNT_L)的信号线路径紧接以下或者附近。在本地缓冲器LB64D-0. O中，串联连接的反相器INVDL0_00和INVDL0_01布置于从计数器信号CNT_H的信号线路径分路的信号线路径上，并且串联连接的反相器INVDH0_00和INVDH0_01布置于从计数器信号CNT_L的信号线路径分路的信号线路径上。在这一例子中，如上文描述的那样，计数器信号CNT_H〈i>和CNT_L〈i>彼此具有互补关系，并且这两个信号的逻辑在计数器信号CNT_H〈i>与CNT_H〈i+l>之间相反。出于该原因，重要的是与逻辑相符地连接从计数器信号CNT_H和CNT_L分路的信号线与本地计数器信号 CNUT_BUF 和 CNT_BUF_B。例如，如果计数器信号CNT_H〈i>与计数器信号CNT的逻辑相同，则从计数器信号CNT_H<i>分路的信号线与本地计数器信号CNT_BUF连接。另一方面，在相对于计数器信号CNT的逻辑而言逻辑反相的计数器信号CNT_L〈i>中，从计数器信号CNT_L〈i>中分路的信号线连接到反相信号CNT_BUF_B。另外，当计数器信号CNT_H〈i>具有计数器信号CNT的反逻辑时，从计数器信号CNT_H<i>分路的信号线连接到计数器信号CNT_BUF_B。在计数器信号CNT_L〈i> (该信号是计数器信号CNT的逻辑)中，从计数器信号CNT_L〈i>分路的信号线连接到本地计数器信号CNT_BUF。从计数器信号CN T_H和CNT_L分路的信号线连接到本地计数器信号CNT_BUF和CNT_BUF_B，而又维持在计数器信号CNT_H和CNT_L的逻辑与本地计数器信号CNT_BUF和CNT_BUF_B的逻辑之间的一致性。相同配置适用于本地缓冲器LB64D-0. I、. . .、LB64D-1. O,因此将不重复它们的描述。如上文参照图16描述的那样，基于计数器信号CNT生成计数器信号CNTJ^P CNT_L (这些信号是彼此的互补信号)，并且从那些计数器信号CNT_H和CNT_L分路的信号线被这样连接成维持与本地计数器信号CNT_BUF和CNT_BUF_B (这些信号为共同信号线)的逻辑的一致性。利用上述配置，可以使用具有相同配置的本地缓冲器LB64D，并且可以减少计数器信号的延迟时间和布局的工时。第四实施例图17是图示了根据第四实施例在向锁存器电路80传播来自全局计数器34的计数器输出之前的信号线路径的图。将与第一实施例比较地描述第四实施例。参照图17，在根据第四实施例的信号线路径中，除了根据第一实施例的信号线路径的配置之外，MOS开关SW0. O、SW0. I、...和对应电容器CgO. O、CgO. I、...布置于从计数器信号CNT的信号线路径分路的信号线路径上。下文MOS开关SW0. O,SffO. I、...也将统称为“M0S开关SW”，并且电容器CgO. O、CgO. I、. . ·也将统称为“电容器Cg”。计数器信号CNT (该信号是来自全局计数器34的输出信号)的信号线路径由布线层配置以便沿着一个给定方向延伸并且允许计数器信号CNT经过信号线路径传播。该一个方向指示比较器36沿着其对准的方向、列ADC 12沿着其对准的方向(也就是采样和保持电路18沿着其对准的方向)和锁存器电路沿着其对准的方向。全局缓冲器GB62C-0布置于信号线路径上用于对计数器信号CNT的波形整形。从计数器信号CNT的信号线路径分路用于向锁存器电路80供应计数器信号CNT的本地计数器信号CNT_BUF和反相信号CNT_BUF_B的信号线路径。用于驱动本地计数器信号CNT_BUF和反相信号CNT_BUF_B的本地缓冲器LB64E-0. O、LB64E-0. I、. . .、64Ε_1· O、· · ·(下文也统称为“本地缓冲器LB64E”)布置于从计数器信号CNT的信号线路径分路的信号线路径上。本地缓冲器LB64E布置于计数器信号CNT的信号线路径紧接以下或者附近。根据控制信号CselO、CselK · · ·、Cseln(下文也将 CselO、CselK · · ·、Cseln 统称为“控制信号Csel ”)控制相应MOS开关SW。控制电路24根据对应控制信号CselO、
Csell.....Cseln个别组合MOS开关SW的通/断状态以便调整计数器信号CNT的延迟时间。例如，使ADC 12的斜坡波形和计数器信号的延迟时间彼此相同使得可以调整相邻锁存器电路80的延迟时间差。具体而言，再次参照图13，通过使用电容器Cg将本地计数器信号CNT_BUF〈P>延迟时间TA以与本地计数器信号CNT_BUF〈P+1>的输出同步。因而输出原有亮度的图像数据。如上文参照图17描述的那样，在计数器信号CNT的信号线路径上提供由控制电路24控制的MOS开关SW和对应电容器Cg，从而可以调整本地计数器信号的延迟时间。因而，由于可以消除在所有锁存器电路80之间的延迟时间差，所以可以输出具有与原有亮度接近的亮度的图像。第五实施例图18A和图18B是图示了全局缓冲器GB62F的布局概况的图。如图2和图18A中所示，全局缓冲器GB62F布置于传播全局计数器34的输出的计数器信号CNT的信号线路径上。全局缓冲器GB62F包括多个子缓冲器电路62F1至62F4。子缓冲器电路62F1至62F4并联连接于相同输入信号92与输出信号94之间并且布置于与布线方向垂直的方向上。在这一布置中，不能收窄计数器信号CNT的多个布线的间距。另一方面，如图18B中所不,全局缓冲器GB62F的输入信号92和输出信号94的布线被部分变形成彼此相向，并且并联分散子缓冲器电路62F1至62F4使得可以收窄计数器信号CNT的布线间距。如上文参照图18A和图18B描述的那样，全局缓冲器GB62F的输入和输出的相应布线被部分收窄成彼此相向并且分散。因而增加缓冲器电路数目使得可以收窄计数器信号CNT的布线间距、可以进一步减少延迟时间差并且也可以收窄像素的间距。另外，如果组合第五实施例与第一实施例至第四实施例，则可以减少固态图像拾取设备的芯片面积以执行高速处理。这时公开的本发明实施例应当视为在所有方面为示例性而非限制性的。本发明的范围不是由前文描述而是由权利要求限定。本发明旨在于包括在意义和范围上与权利要求等同的所有修改。
权利要求
1.一种固态图像拾取设备，包括 多个像素； 电压生成器，生成参考电压； 多个比较器，在一个方向上对准并且比较从所述像素输出的相应电压与所述参考电压； 计数器，与所述电压生成器生成的所述参考电压的改变联动地计数； 多个缓冲器电路，与所述计数器串联连接并且各自依次接收所述计数器的输出； 多个锁存器电路，根据从所述比较器输出的相应触发信号来取入向其输入端子输入的值； 共同信号线，共同连接到所述锁存器电路的相应输入；以及 多个信号线，连接到所述缓冲器电路的相应输出并且允许所述计数器的所述输出通过所述信号线传播， 其中每个所述信号线包括第一信号线路径，布置成沿着所述一个方向延伸并且传播所述计数器的输出；以及第二信号线路径，从所述第一信号线路径分路用于向所述共同信号线供应所述计数器的所述输出。
2.根据权利要求I所述的固态图像拾取设备，还包括接收所述第二信号线路径上的信号并且驱动所述共同信号线的多个子缓冲器电路。
3.根据权利要求2所述的固态图像拾取设备， 其中每个所述子缓冲器电路输出彼此互补的互补信号， 其中所述共同信号线由所述互补信号之一驱动，并且 其中所述固态图像拾取设备还包括向所述锁存器电路发送另一互补信号的另一信号线。
4.根据权利要求3所述的固态图像拾取设备， 其中每个所述子缓冲器电路包括生成所述互补信号的第一子本地缓冲器电路和第二子本地缓冲器电路。
5.根据权利要求4所述的固态图像拾取设备， 其中所述第一子本地缓冲器电路具有奇数数目的反相器电路，并且 其中所述第二子本地缓冲器电路具有偶数数目的反相器电路。
6.根据权利要求I所述的固态图像拾取设备， 其中所述多个缓冲器电路串联连接并且包括依次传播所述计数器的所述输出的多个反相器。
7.根据权利要求I所述的固态图像拾取设备，还包括 多个开关电路，分散和连接于路径的布线上，所述路径发送所述缓冲器电路的所述计数器的输出；以及 多个电容器，连接于所述开关电路与接地节点之间， 其中根据对于每个所述开关电路而言可控的控制信号来控制每个所述开关电路。
8.根据权利要求I所述的固态图像拾取设备， 其中每个所述缓冲器电路包括对所述计数器的输出的波形整形的波形整形部分以及分别与所述波形整形部分的输入和输出连接的第一布线和第二布线，其中所述第一布线包括具有第一宽度的第一部分和具有比所述第一宽度更小的宽度并且连接到所述第一部分的第二部分， 其中所述第二布线包括具有所述第一宽度的第三部分和具有比所述第一宽度更小的宽度并且连接到所述第三部分的第四部分，并且 其中所述第二部分和所述第四部分被布置成彼此相向,并且所述波形整形部分连接于所述第二部分与所述第四部分之间。
全文摘要
一种固态图像拾取设备，包括多个像素；电压生成器，生成参考电压；多个比较器，在一个方向上对准并且比较从像素输出的相应电压与参考电压；计数器，与电压生成器生成的参考电压的改变联动地计数；多个缓冲器电路，与计数器串联连接并且各自依次接收计数器的输出；多个锁存器电路，根据从比较器输出的相应触发信号来取入向其输入端子输入的值；共同信号线，共同连接到锁存器电路的相应输入；以及多个信号线，连接到缓冲器电路的相应输出并且允许计数器的输出通过信号线传播。
文档编号H04N5/374GK102883117SQ201210246329
公开日2013年1月16日 申请日期2012年7月13日 优先权日2011年7月15日
发明者丸田昌直, 真金光雄 申请人:瑞萨电子株式会社