固态成像设备的制作方法

专利名称：固态成像设备的制作方法
技术领域：
本发明涉及作为用于检测物理量分布的半导体设备的例子的固态成像设备、成像 装置和电子装置，且更具体地，涉及一种(例如，通过水平地传送信号)向其它功能单元和 向外部顺序地输出信号的机制。
背景技术：
在电路领域中，由特定功能单元生成的电信号通常(例如，通过水平传送)被顺序 地传送给其它功能单元和外部。例如，在各种领域中使用通过以矩阵形状排列多个单位元件(例如像素)的物理 量分布检测半导体设备，其中这些单位元件具有对在从外部输入的诸如光或辐射的电磁 波、压力(接触等)等等的物理量的改变的敏感性。作为例子，在视频装置的领域中，使用包括CCD (电荷耦合器件)型或M0S(金属氧 化物半导体)或CMOS(互补金属氧化物半导体)型的成像元件(成像设备)在内的固态成 像设备，作为物理量的例子，其检测光(电磁波的例子)的变化。近年来，作为固态成像设备的例子，能够克服在CCD图像传感固有的各种问题的 M0S和CMOS图像传感器备受关注。在计算机装置领域，使用基于压力的电特性的变化或光 特性的变化来检测指纹的图像的指纹验证设备等等。这些设备读出作为电信号的物理量分 布，其被单位元件(固态成像设备中的像素)转换成电信号。例如，对于每个像素，CMOS图像传感器具有由浮动扩散放大器等配置的放大器电 路。在读出像素信号时，常常使用被称为列并行输出型或列型的系统。该列并行输出系统 或列系统是用于(作为地址控制的例子)选择像素阵列单元的特定行、同时访问这一行中 的像素、并对这一行中的所有像素同时且并行地从像素阵列单元中读出像素信号的系统。在固态成像设备中，可以采用用于通过模拟-数字转换器将从像素阵列单元读出 的模拟像素信号转换成数字数据然后输出该数字数据的系统。这同样也适用于列并行输出型的固态成像设备。已经提出各种信号输出电路作 为固态成像设备的信号输出电路。作为最先进型的信号输出电路，考虑包括用于每列的 AD转换器且将图像信号取出到外部作为数字数据的系统(参见例如W.Yang et al. ,"An Integrated 800X600 CMOS image system", ISSCC99 DIFEST OF TECHNICAL PAPERS, SESSION 17/PAPER WA17. 3，PP. 304-305，Feb.，IEEE, 1999 (此后称为非专利文献 1))。作为AD转换系统，已经从电路大小、处理速度(速度的增加)、分辨率等等的角度 来考虑各种系统。作为例子，存在被称为斜率积分型或斜坡信号比较型(在本说明书中此 后被称为参考信号比较型)的AD转换系统，其用于比较模拟单元信号与其值逐渐改变的所 谓斜坡状参考信号(斜坡波)，用于将单元信号转换成数字数据，与该比较处理并行地进行
3计数处理，以及基于当完成比较处理时的点处的计数值来获取单元信号的数字数据。在非 专利文献1中，公开了采用参考信号比较型的AD转换系统的配置示例。像素的模拟输出可 以在低频带中以列并行进行AD转换。可以说这适合于实现高图像质量和高速度这两者的 图像传感器。

发明内容
但是，当基于从单位像素获得的图像信号的关于像素的信息被输出到后一级(通 常被称为水平传送)时，在用于水平传送的信号线(信息传送路径具体地，被称为水平信 号线)上出现的寄生电容引发了问题。当寄生电容的电容值增加时，寄生电容很有可能导 致信号延迟，且防止在信息传送的速度的提高。例如，当进行高速操作用于例如增加帧速率时，有必要以高速进行诸如行扫描和 水平传送的操作。当包含AD转换时，也有必要以高速进行AD转换。当希望在高速操作期 间增加水平传送的速度时，直到由列地址选择来指定的列的信息输出级驱动了水平信号线 且列的信息到达了后一级的电路的时间是主要的。当采用列并行输出型时，在水平方向上用于像素列的信息输出级被连接到水平信 号线。各个信息输出级的寄生电容被组合以形成总体寄生电容C。由于作为信息传送路径 的水平信号线的长度而导致的线电阻R取决于像素列的数量而增加。用大的寄生电容C和 大的线电阻R作为负载来驱动所选列的信息输出级。寄生CR限制了像素信息的传送速度。 近年来，由于存在对于像素增加的需求，被连接于水平信号线的信息输出级的数量趋于增 加。这限制了近年来特别需求的高速操作。因此，希望提供一种向设备的其它功能单元和外部顺序地传送和输出信号，且能 够以高速传送信号的机制。根据本发明的实施例，提供一种固态成像设备，包括互补信号生成单元，其基于 从像素单元的各个单位像素读出的模拟像素信号，生成具有彼此互补的两种互补信号；两 种互补信号线，其传输两种互补信号；以及差分放大单元，其通过差分输入接收在两种互补 信号线上的信号，并比较该信号。直接地说，固态成像设备具有如下特性当水平地传送像素信息时，像素信息被传 送作为彼此互补的两种互补信号，且由后一级处的差分放大单元再现原始信息(或与其等 同的信息)。固态成像设备可以被形成作为一个芯片，或可以是具有通过集合地封装成像单元 和信号处理单元而形成的成像功能的模块状形式。本实施例还应用于成像装置。在该例中，成像装置获得与固态成像设备一样的效 果。成像装置涉及摄像机(或摄像机系统)或具有成像功能的便携式装置。“成像”不仅包 括去通常摄像机拍摄期间捕获图像，而且包括在更广意义上的指纹检测等等。根据本发明的实施例，提供一种电子装置，其包括两种互补信号线传输具有彼此 的互补性的两种互补信息；扫描单元，其分别传送在互补信号线上的两种互补信息 ’放大 单元，其分别放大在两种互补信号线上的两种互补信息；以及差分放大单元，其通过差分输 入接收由放大单元放大的各个信号，并比较信号。直接地说，电子装置具有如下特性当传送信息时，信息被传送作为具有彼此互补
4性的两种互补数据，且在后一级处的差分放大单元来再现原始数据。具体地，放大单元被插 入在互补性信号线和差分放大单元之间，且在信号线侧上的幅度被设置得很小，且在差分 放大单元的输入侧上幅度被设置得大。根据本发明的实施例，像素信息被传送作为互补信号，且被后一级处的差分放大 单元再现。因此，即使噪声被混合到信号线上的信号中，可以消除噪声的影响。因此，能够 进行高速传送。根据本发明的另一实施例，数字数据被传送作为互补数据并被后一级处的差分放 大单元再现。因此，即使噪声被混合到信号线上的信号中，可以消除噪声的影响。放大单元 被插入在互补信号线和差分放大单元之间，在信号线侧上的幅度被设置得小，且在差分放 大单元的输入侧上的幅度被设置得大。因此，可以解决由于在作为总线线的水平信号线上 的寄生电容而造成的问题。这是因为功耗更小，且在具有小幅度的信息的传送中能够比在 具有大幅度的信息的传送中具有较高速传送操作。


图1是根据本发明的实施例的作为固态成像设备的CMOS固态成像设备的示意 图；图2A是示出用于执行参考信号比较型的AD转换的基本电路的配置的例子(第一 例子)的图；图2B是示出用于执行参考信号比较型的AD转换的基本电路的配置的例子(第二 例子)的图；图3A是用于说明参考信号比较型的AD转换的第一处理例子中的操作的时序图；图3B是用于说明参考信号比较型的AD转换的第二处理例子中的操作的时序图；图3C是用于说明参考信号比较型的AD转换的第四处理例子中的选择的时序图；图4A是示出数据存储/传送与输出单元的细节的电路方框图；图4B是示出数据存储/传送与输出单元和输出电路的外围的配置例子的电路方 框图；图4C是用于说明图4B所示的配置的级别操作的电压电平图；图5A是用于说明具体配置例子的图；图5B是用于说明具体配置例子的图；图6A是用于说明图5B所示的比较的配置例子的操作的图；图6B是用于说明应用了图5B所示的配置例子的实施例的操作的图；图6C是用于说明在图5B所示的配置例子中第三电平调整单元的电平控制动作的 图；图6D是用于说明在图5B所示的配置例子中第三电平调整单元的电平控制动作的 另一图；图6E是用于说明在在图5B所示的配置例子中的差分放大单元的NM0S晶体管的 偏压电平和信息再现动作之间的关系的图；以及图7是示出作为使用与根据实施例的固态成像设备相同的机制的物理信息获取 装置的例子的成像装置的示意结构的图。
具体实施例方式下文参考

本发明的实施例。在下述例子中，使用作为X-Y地址型的固态 成像设备的例子的CMOS固态成像设备作为设备。假设，由NM0S组成CMOS固态成像设备的 所有像素。但是，这仅是一个例子。将被使用的设备不局限于M0S型的固态成像设备。稍后 描述的所有实施例都可以以相同的方式被应用于通过以线状或矩阵状来排列多个单位元 件而检测所形成的物理量分布的所有半导体设备，其中，多个单位元件具有对从外部输入 的诸如光或辐射的电磁波的敏感性。<固态成像设备的概述>图1是作为根据本发明的实施例的固态成像设备的CMOS固态成像设备(CMOS图 像传感器)的示意图。固态成像设备1具有以行和列(S卩，以二维矩阵状)排列多个像素的像素单元，该 多个像素包括输出对应于入射光量的信号的光接收元件(电荷生成单元的例子)。来自各 个像素的信号输出是电压信号。在固态成像设备1中列并行地提供CDS(相关双采样)处 理功能单元、ADC(模拟数字转换器)等等。“列并行地提供⑶S处理功能单元和数字转换单元”意味着，基本平行于垂直列中 的垂直信号线(列信号线的例子)19而提供多个CDS处理功能单元和多个数字转换单元。当在平面上看设备时，可以在相对于像素阵列单元10的列方向上的仅一个边缘 侧(在图中下侧排列的输出侧)上排列所有各个多个功能单元。可替换地，可以在相对于 像素阵列单元10的列方向上的一个边缘侧(在图中下侧上排列的输出侧)上和在该一个 边缘侧的相反侧上的另一边缘侧(图中上侧)上分开地排列各个多个功能单元。在后一情 况下，可考虑也在各个边缘侧上分开地排列在行方向上进行读出扫描(水平扫描)的水平 扫描单元，且可以彼此独立地操作这些水平扫描单元。例如，作为以列并行提供CDS处理功能单元和数字转换单元的典型例子，存在如 下列型其中对于在成像单元的输出侧上提供的被称为列区域的部分中的各个垂直列提供 CDS处理功能单元和数字转换单元，且顺序地向输出侧读出信号。固态成像设备1不局限于 列型(列并行型)。例如，还可能采用将一个CDS处理功能单元和一个数字转换单元分配到 相邻的多个(例如两个)垂直信号线19(垂直列)的形式、或将一个CDS处理功能单元和 一个数字转换单元分配到位于N线间隔(N是正整数；N-1条线被排列在N条线之间)处的 N个垂直信号线19(垂直列)。在除了列型以外的所有形式中，多个垂直信号线19(垂直列)共同使用一个CDS 处理功能单元和一个数字转换单元。因此，提供用于供应多个列的像素信号的开关电路 (开关)，其中多个列的像素信号从像素阵列单元10侧被供应到一个CDS处理功能单元和 一个数字转换单元。取决于后一级的处理，分别需要诸如用于提供存储输出信号的存储器 的措施之类的措施。在任何情况下，提供例如采用将一个CDS处理功能单元和一个数字转换单元分配 到多个垂直信号线19(垂直列)的形式，相比于在读出像素列单元中的像素信号以在各个 单位像素中进行相同信号处理之后进行各个像素信号的信号处理的形式，能够简化在各个单位像素中的结构，且处理图像传感器的像素的增加、尺寸的减少、成本的减少等等。可以并行于以列并行排列的多个信号处理单元，同时处理一行的像素信号。因此， 相比于在输出电路侧和在设备的外部上的一个CDS处理功能单元和一个数字转换单元中 进行处理的情况，可以以低速激活信号处理单元。该形式在功率节省、带宽性能、噪声等等 方面有优势。换句话说，当功耗、带宽性能等等被设置成相同时，整个传感器的高速操作是 可能的。在列型的结构的情况下，还存在如下优势可以以低速激活信号处理单元，该结构 在功耗、带宽性能、噪声等等方面有优势，且不需要开关电路(开关)。在以下实施例中，除 非另外具体说明，否则采用列型。如图1所示，根据本实施例的固态成像设备1包括像素阵列单元10，也被称为像 素单元；成像单元等等，其中将多个单位像素3排列为行和列；驱动控制单元7，被提供在像 素阵列单元10的外侧；读出电流源单元24，其供应向像素阵列单元10的单位像素3读出 的像素信号的操作电流(读出电流)；列处理单元26，具有被排列为各个垂直列上的列电路 25 ；以及输出电路(S/A 传感放大器)28。在相同的半导体衬底上提供各个功能单元。当需要时在输出电路28的前一级处提供数字算术单元29。“当需要时”意味着， 例如，在列电路25的后一级处、而不是在列电路25中，进行在复位电平Srst和信号电 平Ssig之间的差分处理，或由列处理单元26进行对应于补数计数处理和其他乘法累计 (multiply-accumulate)处理的数据校正。在图1中，为了图示的简化，现在示出了行和列的一部分。但是实际上，在各个行 和列上排列几十到几千个单位像素3。单位像素3典型地包括作为发光元件(电荷生成 单元)的光电二极管，其是检测单元的例子；以及像素(像素信号生成单元的例子)内的放 大器，其具有用于放大的半导体元件(例如晶体管)。在固态成像设备1中，像素阵列单元10可适用于通过使用颜色分离过滤器来进 行彩色成像。换句话说，像素阵列单元10适用于通过提供任一个颜色分离过滤器的滤色 器而成像的彩色图像，该颜色分离过滤器由在例如光接收表面上的所谓拜耳阵列(Bayer array)中的用于对彩色图像成像的多个颜色的滤色器的组合来组成，其中使得各个电荷生 成单元(光电二极管等等)的电磁波(在该例中，光)入射在该光接收表面上。每个列电路25具有差分处理单元(⑶S) 25a和AD转换单元(ADC) 25b的功能，该差 分处理单元(CDS) 25a执行在紧接着像素复位(下文称为复位电平)之后的信号电平(即 像素信号So的参考电平)与信号电平之间的差分处理，以获取由复位电平与信号电平之间 的差值所指示的信号分量，AD转换单元(ADC) 25b将作为像素信号的参考电平的复位电平 与信号电平之间的差值的信号分量转换为N位数字数据。差分处理单元25a和AD转换单元25b的排列次序是任意的。例如，如图1所示， 差分处理单元25a可以进行模拟复位电平与模拟信号电平之间的差分处理，且AD转换单元 25b可以将差分处理的结果转换成数字数据。可替换地，虽然未在图中示出，AD转换单元 25b可以将复位电平和信号电平分别转换成数字数据，且差分处理单元25a可以计算各个 数字数据之间的差值。在AD转换单元25b中将像素信号转换成数字数据不是必不可少的。差分处理单元25a的功能等同于用于计算复位电平Srst和信号电平Ssig之间的 差值的处理，其中该信号电平Ssig包括像素信号电压Vx的真实信号分量Vsig(对应于所接收的光量)(等同于所谓⑶S处理)。通过此功能，可能消除被称为固定样式噪声(FPN) 和复位噪声的噪声信号分量。以此方式，根据本实施例的列电路25可以被配置以用作AD转换/噪声消除信号 处理设备，其具有用于将从像素阵列单元10传送的模拟像素信号转换成数字数据的AD转 换功能、以及控制和消除噪声分量的功能。列电路25将从由选择列地址的垂直扫描单元14 选择的行中的单位像素3输出的像素信号电压Vx对于一行同时地转换成n位数字数据，并 进行噪声消除信号处理。作为在列处理单元26中的AD转换处理，能够采用并行地逐行使用被提供在各列 中的列电路25(更具体地，AD转换单元25b)来对被并行地保持在行单元中的模拟信号进 行AD转换的方法。在该例中，可考虑采用参考信号比较型(单斜坡积分型(single slope integration)、斜坡信号比较型等等)的AD转换系统。该方法具有如下特性由于可以由 简单的结构实现AD转换器，因此即使并行地提供电路，电路尺寸也不大。 在该例中，通过设计AD转换单元25b的电路配置和操作，能够进行⑶S处理，用于 相对于通过垂直信号线19输入的电压模式的像素信号来计算紧接着像素复位之后的复位 电平与真实的信号电平(对应于所接收的光量)之间的差值。能够使得AD转换单元25b 用作消除诸如固定样式噪声的的噪声信号分量的差分处理单元25a。在参考信号比较型的AD转换中，基于从转换开始(比较处理的开始)到转换结束 (比较处理的结束)的时间来确定计数操作有效期(指示该时期的信号被称为计数使能信 号)，且基于计数使能信号将模拟处理对象信号转换成数字数据。采用用于列电路25的处理信号比较型的AD转换系统仅是一个例子。只要可以进 行AD转换处理和噪声消除信号处理，可以优选地采用其他任意电路配置。像素信号电压Vx被AD转换成数字数据，且被列电路25水平地传送。可以水平地 传送对应于像素信号电压Vx的模拟信息。在该例中，可建议对于每个像素列进行CDS处理， 其用于在差分处理单元25a中计算复位电平Srst与像素信号电压Vx的像素电平Ssig之 间的差值。该实施例特性在于，在用于解决由于水平传送中在水平信号线18上的负载电容 导致的问题的机制。作为参考信号比较型的AD转换的具体机制，可以使用诸如在非专利文 件1中公开的机制之类的任何机制。如稍后详细描述的，根据本实施例的水平传送具有如下特性具有表示对应于像 素信号电压Vx的一个信息的互补性的两个信息被水平地传送以恢复在后一级电路中的原 始信息。具体地，优选地，关于通过AD转换像素信号电压Vx而获得的数字信息的各个位数 据，具有互补性的两个逻辑上相反的互补数据被水平地传送以恢复后一级电路的原始位数 据。例如，当水平地传送模拟信息时，通过组成一对的不同的水平信号线18和18x将 具有相反极性的差分信号分别传送给输出电路28。当水平地传送数字数据时，通过组成一 对的水平信号线18和18x(对于每个位)来将具有对于每个位的相反L/H的关系的互补数 据(互补位数据)传送给输出电路28。任意地判断如何生成差分信号和互补数据。差分信 号和互补数据被统称为互补信息。驱动控制单元7具有用于顺序地读出像素阵列单元10的信号的控制电路功能。例如，驱动控制单元7包括控制列地址和列扫描的水平扫描单元(列扫描电路)12 ；控制列 地址和列扫描的垂直扫描单元(列扫描电路)14 ；以及具有例如生成内部时钟的功能的通 信/时序控制单元20。单位像素3通过行选择的行控制线15和垂直信号线19分别被连接于垂直扫描单 元14和列处理单元26，其中列电路25被提供用于各个垂直列。行控制线15指示从垂直扫 描单元14进入像素的通常的配线。垂直扫描单元14选择像素阵列单元10的行，并向该行供应所需的脉冲。例如，垂 直扫描单元14包括垂直解码器14a，其定义在垂直方向上的读出行(选择像素阵列单元 10的行)；以及垂直驱动单元14b，其向在由垂直解码14a定义的(在行方向上的)读出地 址上的单位像素3的行控制线15供应脉冲，并驱动之。垂直解码器14a选择除了从其读出 信号的行(读出行还被称为选择行或信号输出行)以外的例如用于电子快门的行。水平扫描单元12具有读出扫描单元的功能，该读出扫描单元选择与时钟同步地 依次选择列处理单元26的列电路25，并向水平信号线18读出通过数字地转换像素信号而 获得的数据。例如，水平扫描单元12包括水平解码器12a，其定义在水平方向上的读出行 (选择在列处理单元26中的各个列电路25)；和水平驱动单元12b，其根据由水平解码器 12a定义的读出地址来将列处理单元26的各个信号导向水平信号线18。水平信号线18是 用于传送由列电路25生成的数据的总线。虽然未在图中示出，通信/时序控制单元20包括时序生成器TG(读出地址控制 设备的例子)的功能块，其供应各个单元的操作所需的时钟和预定时序的脉冲信号；以及 通信接口的功能块，其由终端5a接收经从外部的主控制单元供应的主时钟CLK0，经由终端 5b接收从外部的主控制单元供应的指示操作模式等等的数据，并向外部的主控制单元输出 包括关于固态成像设备1的信息的数据。例如，通信/时序控制单元20向水平解码器12a输出水平地址信号，并向垂直解 码器14a输出垂直地址信号。各个解码器12a和14a分别接收地址信号，并选择对应于地 址信号的行和列。水平扫描单元12和垂直扫描单元14包括用于地址设置的解码器12a和 14a,并响应于从通信/时序控制单元20给出的控制信号CN1和CN2，通过进行移位操作(扫 描)来切换(switch)读出地址。在该情况下，由于以二维矩阵状排列单位像素3，因此可考虑通过进行(垂直)扫 描，以在行单元中(列并行)访问并获取由被提供在单位像素3中的像素信号生成单元所 生成的、并通过垂直信号线19在列方向上输出的模拟像素信号，然后进行(水平)扫描，以 在作为垂直列的排列方向的行方向上访问并向外部读出像素信号(在该例中，数字化的像 素数据)，来增加读出像素信号和像素数据的速度。不需要说，不仅扫描是可能的，而且用于 通过直接指定期望被读出的单位像素3的地址来读出所需单位像素3的信息的随机访问是 可能的。采用诸如水平扫描单元12和垂直扫描单元14之类的驱动控制单元7的各个组 件，来与像素阵列单元10 —起形成固态成像设备1的一部分，作为在单晶硅的半导体区域 中整体地形成的所谓单芯片的组件，且作为半导体系统的一个例子的CMOS图像传感器。可以形成固态成像设备1作为其中以此方式在半导体区域中整体地形成各个单 元的一个芯片。替换地，虽然未在图中示出，但固态成像设备1可以采用模块状的形式，模
9块状的形式具有通过集合地封装除了诸如像素阵列单元10、驱动控制单元7和列处理单元 26之类的各种信号处理单元、诸如摄像镜头、低通滤光器和/或红外切断过滤器(infrared cut filter)之类的光学系统而形成的成像功能。在具有这种结构的固态成像设备1中，通过垂直信号线19向列处理单元26的列 电路25，对于各个垂直列，供应从单位像素3输出的像素信号。在基本结构中没有提供数据存储/传送与输出单元256的情况下，AD转换单元 25b或差分处理单元25a的输出被连接于水平信号线18。当信号模拟地经过差分处理单元 25a的差分处理，然后被AD转换单元25b转换成数字数据时，AD转换单元25b的输出被连 接于水平信号线18。相反地，当信号被AD转换单元25b转换成数字数据，然后经过差分处 理单元25a的差分处理时，差分处理单元25a的输出被连接于水平信号线18。如图1所示， 以下说明前面的情况。通过控制线12c从水平扫描单元12向AD转换单元25b输入控制脉冲(水平数据 传送时钟CpH )。AD转换单元25b具有保持计数结果的锁存器功能，且保持数据直到通过控 制线12c接收控制脉冲的指令。在该实施例中，如图所示，各个列电路25的输出侧包括在AD转换单元25b的后 一级上的数据存储/传送与输出单元256、作为存储由AD转换单元25b保持的计数结果的 N位存储器设备；以及在AD转换单元25b和数据存储/传送与输出单元256之间排列的作 为数据开关单元的例子的开关(SEL)258。当采用包括数据存储/传送与输出单元256的结构时，以预定时序，与另一垂直列 中的另一开关258共同地，将作为控制脉冲的存储器传送指令脉冲CN8从通信/时序控制 单元20供应给开关258之一。当供应了存储器传送指令脉冲CN8时，基于负载功能，开关258向数据存储/传送 与输出单元256传送在对应于开关258的列中的AD转换单元25b的数据。数据存储/传 送与输出单元256保持并存储所传送的数据。由于提供了开关258，因此根据本实施例的水平扫描单元12具有读出扫描单元的 功能，该读出扫描单元与由列处理单元26的各个差分处理单元25a和各个AD转换单元25b 分别进行的处理并行地读出由各个数据存储/传送与输出单元256保持的数据。当采用包括数据存储/传送与输出单元256的结构时，AD转换单元25b可以向数 据存储/传送与输出单元256传送在此保持的AD转换数据。因此，能够控制AD转换单元 25b的AD转换处理和用于彼此独立地向水平信号线18读出AD转换的结果的操作。可以实 现用于进行AD转换处理的管道操作，和用于向外部并行地读出信号的操作。例如，通过锁存(保持或存储)AD转换单元25b中的像素数据的AD转换结果，来 完成AD转换。然后，在预定时序，像素数据被传送给数据存储/传送与输出单元256，并在 其中存储和保持传送数据。然后，列电路25基于以预定时序与从水平扫描线12通过控制 线12c输入的控制脉冲同步的移位操作，从输出端5c向列处理单元26的外部和具有像素 阵列单元10的芯片的外部顺序地输出在数据存储/传送与输出单元256中存储和保持的 像素数据。 参考信号比较型的AD转换的机制Y>图2A和2B示出了用于执行参考信号比较型的AD转换的基本电路配置的例子。
如图2A所示，作为用于执行参考信号比较型的AD转换的第一配置例子，电路包括 向列处理单元26供应AD转换的参考信号SLP_ADC的参考信号生成单元27。参考信号SLP_ ADC仅必须具有随通常特定倾斜而线性地变化的波形。该变化可以是平滑的斜面状变化或 可以是顺序的阶梯方式的变化。参考信号生成单元27包括数字模拟转换器(DAC) 27a。参考信号生成单元27从由 来自通信/时序控制单元20的参考数据CN4指示的初始值开始，与计数时钟Ckdac同步地 生成参考信号SLP_ADC，并向列处理单元26的各个AD转换单元25b供应所生成的参考信号 SLP_ADC作为AD转换的参考电压(ADC参考信号)。虽然未在图中示出，但可考虑提供用于 噪声预防的过滤器。从通信/时序控制单元20向参考信号生成单元27的DA转换器27a供应的控制 数据CN4包括用于均衡数字数据相对于时间的变化率的信息，以便在每个比较处理中的参 考信号SLP_ADC基本上具有相同的倾斜(变化率)。具体地，与计数时钟Ckdac同步地在每 个单位时间上改变计数值，且由电流加法型的DA转换器来将计数值转换成电压信号。计数 时钟Ckdac可以与计数时钟CK_CNT —致。AD转换单元25b包括电压比较单元(比较器)252，比较由参考信号生成27的DA 转换器27a生成的参考信号SLP_ADC与通过各个行控制线15(V1、V2、V3……和Vv)的垂直 信号线19(H1、H2……和Hh)从单位像素3获得的模拟像素信号；以及计数器单元254，其计 数直到电压比较单元252完成比较处理，或直到完成和保持计数的结果以后经过预定时间 的时间。AD转换单元25b具有n位AD转换功能。在该配置例子中的计数器单元254具有计数单元和数据保持单元(计数值保持单 元)的两种功能，其中计数单元根据随参考信号SLP_ADC的时间的改变来计数时钟CK_CNT 并生成计数数据(计数值)，且数据保持单元保持在由计数单元生成的计数数据中对应于 像素信号电压Vx的计数数据。AD转换单元25b在电压比较单元252和计数器单元254之间具有计数操作控制单 元253，其控制计数操作的时段和用于在计数器单元254中保持计数数据的操作。计数操作 控制单元253具有计数相位调整单元(PH SEL) 260，其控制在计数器单元254中的计数处理 (计数操作有效期TEN)的时段。用于控制计数时段的计数时段控制信号SEL从通信/时序 控制单元20被供应给计数相位调整单元260。比较脉冲C0MP从电压比较单元252被供应 给计数相位调整单元260。可想象使用计数时段控制信号SEL的各种方法。例如，计数时段控制信号SEL被 用于均勻地控制在所有列中的计数器单元254的计数操作有效期，控制通过将垂直列划分 为若干(典型地两个)组而形成的各个组的计数操作有效期，并根据像素信号电压Vx控制 计数操作有效期。计数相位调整单元260基于来自通信/时序控制单元20的计数时段控制信号SEL 或在前一行或自身行中的电压比较单元252的像素信号电压Vx和参考信号SLP_ADC (统称 为相位调整控制信号)的比较结果(可以使用不同于电压比较单元252的比较器)，逻辑 地反转来自电压比较单元252的比较脉冲C0MP，并将比较脉冲C0MP传递给计数器单元254 作为(在相反相位中的)计数使能信号EN。可替换地，计数相位调整单元260将比较脉冲 C0MP直接传递给计数器单元254，作为(在相同相位中的)计数使能信号EN。计数相位调整单元260是确定计数时段的计数时段控制单元的例子。例如，EX-0R (异或)被用作计数相位调整单元260。比较脉冲C0MP被输入到一个 输入端，且相位调整控制信号被输入到另一输入端。在该例中，当相位调整控制信号处于H 电平时EX-0R门将比较脉冲C0MP逻辑地反转为计数使能信号EN，且当相位调整控制信号处 于L电平时，直接使用比较脉冲C0MP作为计数使能信号EN。在该配置例子中的列AD转换处理中，参考信号SLP_ADC从DA转换器27a被共同 地供应给在各个列中排列的电压比较单元252，且对于由各个电压比较单元252处理的像 素信号电压Vx，电压比较单元252使用共同的参考信号SLP_ADC进行比较处理。计数器单 元254使用计数相位调整单元260的输出作为计数使能信号EN，基于当计数使能信号EN处 于H电平时的计数时钟CK_CNT来进行计数处理，并在结束计数处理时保持计数结果。除了计数时段控制信号SEL以外，从通信/时序控制单元20向各个AD转换单元 25b的计数相位调整单元260和计数器单元254输入控制信号CN5，用于指示其他控制信 息，如关于计数器单元254是否按下计数模式或上计数模式进行两次计数处理、以及对于 在第一次计数处理中的初始值Dini进行设置和复位处理的信息。由参考信号生成单元27生成的阶梯状参考信号SLP_ADC被输入与电压比较单元 252的其他输入端RAMP共同的电压比较单元252的一个输入端RAMP。对应于其他输入端 的垂直列中的垂直信号线19被连接于其他输入端。来自像素阵列单元10的像素信号电压 被分别输入到其他输入端。电压比较单元252的输出信号(比较脉冲C0MP)被供应给计数 相位调整单元260。计数时钟CK_CNT从共同的通信/时序控制单元20被输入给计数器单元254的时 钟端CK。虽然在图中未示出计数器单元254的结构，但可以通过将包括锁存器的数据存储 单元的配线形式改变为同步计数器格式来实现计数器单元254。计数器单元254用一个计 数时钟CK_CNT的输入进行内部计数。当计数器单元254在用于获取一个像素的信号分量Vsig的数字数据Dsig的两次 计数处理中切换下计数操作和上计数操作时，优选地，使用能够切换下计数操作和上计数 操作的上下计数器。另一方面，当计数器单元254在两次计数操作中仅必须进行下计数操作和上计数 操作之一时，仅必须使用对应于操作的上计数或下计数器。但是，原则上，还有可能，作为一 种使用形式，可切换下计数操作和上计数操作的上下计数器被用于进行下计数操作和上计 数操作之一。但是，通常，上下计数器需要用于模式切换的电路配置。与仅对应于上计数器 和下计数器的单一计数模式的配置相比，电路尺寸大。因此，当计数器单元254仅仅必须进 行下计数操作和上计数操作中的任何一个时，可考虑不采用上下计数器。作为计数器单元254，优选地使用异步计数器形式，计数输出值从该异步计数器被 输出而不同步于计数时钟CK_CNT。基本上，在同步计数器的情况下，由计数时钟CK_CNT来 限制所有触发器(计数器基本元件)的操作。因此，当请求较高频率操作时，作为计数器 单元254，优选地使用适合于高速操作的异步计数器，因为仅有第一触发器(计数器基本元 件)来确定其操作限制频率。通过控制线12c从水平扫描单元12向计数器单元254输入控制脉冲。计数器单 元254具有保持计数结果的锁存功能。计数器单元254保持计数器输出值直到通过控制线
1212c接收控制脉冲的指令。在各个AD转换单元25b的输出侧上，例如，计数器单元254的输出可以被连接于 水平信号线18。可替换地，如图1所示，还可能采用如下配置在计数器单元254的后一级 处提供作为用于存储由计数器单元254保持的计数结果的存储器设备的数据存储/传送与 输出单元256。数据存储/传送与输出单元256的输出被连接于水平信号线。如上所述，在该实 施例中，具有每个比特的相反L/H的关系的互补数据被传送给输出电路28。因此，例如，水 平信号线是由列电路25使用的对应于比特数量“n”(n是正整数)的2*n条总线，和用于传 送互补数据的一组(水平信号线18和18x)。例如，在10( = n)比特的情况下，排列2*10 =20条总线。根据计数操作有效期，参考信号比较型的AD转换可以被粗略地划分为前半计数 操作和后半计数操作。在前半计数操作中，在参考信号SLP_ADC开始变化时的时间点处开 始计数，且在参考信号SLP_ADC和处理对象信号电压彼此一致时的时间点处结束计数。在 后半计数操作中，在参考信号SLP_ADC和处理对象信号电压彼此一致时的时间点处开始计 数，且当计数到达该计数中的期望的计数数量时的时间点处(典型地，处理到达最大AD转 换时段时的时间点)结束计数。在本说明书中，在从在参考信号SLP_ADC开始变化时的时间点到参考信号SLP_ ADC和像素信号电压Vx变得相同时的时间点的前半时段中进行的计数处理也被称为实数 (real number)计数处理。另一方面，在从参考信号SLP_ADC和像素信号电压Vx彼此一致 时的时间点到处理到达在该处理中的最大AD转换时段时的时间点的后半时段中进行的计 数处理也被称为补数(complement)计数处理。根据计数模式，AD转换可以被粗略地划分为上计数模式的处理和下计数模式的处理。在从垂直信号线19输出的像素信号So (像素信号电压Vx)中，通常在时间序列 中，信号电平Ssig出现在包括像素信号的噪声的、作为参考电平的复位电平Srst之后。对 于参考电平(复位电平Srst ；实践中，相当于复位电平Srst)的处理被称为在预充电相位 (可以被简称为P相位)中的处理(或在复位计数器时段中的处理)。对于信号电平Ssig 的处理被称为在数据相位(可以被简称为D相位)中的处理(或在数据计数器时段中的处 理)。当在P相位(phase)处理之后进行D相位处理时，D相位处理是对于通过将信号分量 Vsig加上复位电平Srst而获得的信号电平Ssig的处理。当采用了第一配置例子时，在各个垂直列中提供计数器单元254。因此，当与对于 参考信号比较型的AD转换中的每个列的AD转换一起执行CDS功能时，可以根据前半计数 操作和后半计数操作的组合、计数模式(上计数和下计数)，并根据在P相位处理和D相位 处理中采用前半计数操作和后半计数操作以及计数模式中的哪个，来采用各种处理方法。另一方面，如图2B所示，作为用于执行参考信号比较型的AD转换的第二配置例 子，像参考信号生成单元27 —样，对于各个垂直列共同地使用计数器单元254。列电路25 具有电压比较单元252和数据存储/传送与输出单元256。计数器单元254在各种P相位 处理和D相位中，在对应于参考信号SLP_ADC的斜坡时段的最大AD转换时段期间，进行上 计数操作(或下计数操作)。计数器单元254的各个位的计数数据(还被称为计数时钟)
13CK0、……以及CKn-1被通知给各个垂直列中的数据存储/传送与输出单元256。当反转在 列中的电压比较单元252的比较输出C0MP时，在各个垂直列中的数据存储/传送与输出单 元256捕获并保持计数器单元254的计数数据。该配置例子中的计数器单元254具有根据参考信号SLP_ADC随时间的改变来计数 计数时钟CK_CNT并生成计数数据(计数值)的计数单元的功能。数据存储/传送与输出 单元256具有保持在由计数单元生成的计数数据中对应于像素信号电压Vx的计数数据的 数据保持单元(计数值保持单元)的功能。数据存储/传送与输出单元256在不同存储单元中，在其内部保持在各种P相位 处理和D相位处理中获取的各个数据Dp和Dd。数据存储/传送与输出单元256在水平扫 描单元12的控制下，通过各个水平信号线18向数字算术单元29传送在各个P相位处理和 D相位处理中获取的各个数据Dp和Dd。数字算术单元29计算在各个数据Dp和Dd之间的 差值以计算信号分量Vsig的数字数据Dsig。数据存储/传送与输出单元256的输出被连接于水平信号线。在该实施例中，具 有对于每个位的相反L/H的关系的互补数据被传送给数字算术单元29。因此，例如，水平信 号线是由列电路25使用的对应于比特数量“n” (n是正整数)的2*2*n条总线，和用于传 送对于P相位和D相位中的数据Dp和Dd中的每个的互补数据的一组(水平信号线18和 18x)。例如，在10( = n)比特的情况下，排列2*2*10 = 40条总线。在配置和处理方法的所有例子中，原则上，斜坡状参考信号SLP_ADC被供应给比 较器(电压比较器)，通过将垂直信号线19输入的模拟像素信号电压Vx与参考信号SLP_ ADC相比较，且当计数操作有效期来到时，开始时钟信号中的计数，从而计数在指定计数操 作有效期中的时钟数量，以进行AD转换。在所有配置例子和处理方法中，在P相位处理期间，读出单位像素3的复位分量 Vrst，且处理在像素信号电压Vx中的复位电平Srst。对于每个单位像素3波动的噪声被包 括在复位分量Vrst作为偏移量。但是，在复位分量Vrst中的波动通常小，且复位电平Srst 通常对所有像素是共同的。因此，通常已知在任意垂直信号线19的像素信号电压Vx中的 复位分量Vrst的输出值(=复位电平Srst)。因此，在P相位处理期间，能够通过调整参 考信号SLP_ADC来减少比较时段。例如，在P相位处理期间的最大计数数量Drm被设置为 7比特的计数数量(128时钟)。另一方面，在D相位处理期间，除了复位电平Srst以外还读出对应于每个像素单 元3的入射光的量的信号分量Vsig，且处理包括信号分量Vsig的信号电平Ssig。因此，在 D相位处理期间，由于读出了对应于入射光量的信号分量Vsig，因此为了判断宽区域中的 光量的幅度，需要将比较时段设置得宽，且较大地改变被供应给电压比较单元252的参考 信号SLP_ADC。例如，在D相位处理期间的比较处理的最大计数数量Dsm被设置为10比特 的计数数量(1024个时钟)到12比特的计数数量(4096个时钟)。对于复位电平Srst的 比较处理的最长时段被减少到短于对于信号电平Ssig的比较处理的最长时段。不将最长 时段都设置为相同，而通过以此方式将前一最长时段设置得短于后一最长时段，减少了两 次AD转换的总体AD转换时段。<固态成像设备的操作；第一处理例子中的操作>图3A是用于说明在参考信号比较型的AD转换的第一处理例子中的操作的时序
图。当应用第一处理例子时，采用图2A所示的第一配置例子作为电路配置。作为参考信号比较型的AD转换中的计数操作有效期，当在列电路25中进行复位 电平和信号电平之间的差分处理时，例如，通常，在两次处理时，能够应用第一处理例子，其 中在开始参考信号SLP_ADC中的改变时的时间段处设置计数的开始，且在参考信号SLP_ ADC和处理对象信号电压变得彼此一致时的时间点处设置计数的结束。换句话说，在第一处 理例子中，前半计数操作被应用于两次处理。在该例中，在用于获取一个像素的信号分量Vsig的数字数据Dsig的两次计数处 理中，计数器单元254切换和进行下计数操作和上计数操作。作为整体的操作，当D相位处 理是上计数时，可以将该操作考虑为用于计数信号电平Ssig的实数的操作。当D相位处理 是下计数时，可以将该操作考虑为用于计数信号电平Ssig的补数(负数)的操作。虽然未详细说明，但基本上，例如应用与在JP-A-2005-311933和 JP-A-2006-33452中公开的方法相同的方法。在被称为参考信号比较型的通常AD转换处 理中，首先，关于某个处理对象行Vx，对于垂直列HI到Hh，计数器单元254的各个触发器被 复位为P相位中的最大AD转换等级的最小值min，例如，在第一次处理期间、即在作为对于 复位电平Srst的AD转换时期的P相位中的处理时期中的“0”。计数器单元254被设置在 下计数模式。并行地进行由电压比较单元252对参考信号SLP_ADC与像素信号电压Vx的 P相位电平的比较处理和由计数器单元254进行的计数处理，以进行对P相位电平的AD转 换。假设，开始时，参考信号SLP_ADC高于像素信号电压Vx的P相位电平，且电压比较单 元252的比较输出C0MP处于H电平。在开始比较处理之后，电压比较单元252的比较输出 C0MP在作为P相位电平的复位电平Srst和参考信号SLP_ADC彼此一致时的时间点处从H 电平改变到L电平。此时，计数器单元254保持指示数字值Drst的计数值，该数字值Drst 对应于复位电平Srst的幅度(当考虑指示-Drst的符号时)。在第二次的随后的处理、即作为用于信号电平Ssig的AD转换时期的D相位中的 处理时期期间，除了复位电平Srst以外，还读出与每个单位像素3的入射光量相对应的信 号分量Vsig，且进行在P相位中的读出相同的处理。首先，计数器单元254被设置在与在P 相位处理期间的下计数模式相反的上计数模式。并行地进行由电压比较单元252在参考信 号SLP_ADC与像素信号电压Vx的D相位电平之间的比较处理，以进行D相位电平的AD转 换。假设，在开始时，参考信号SLP_ADC高于像素信号电压Vx的D相位电平，且电压比较单 元252的比较输出C0MP处于H电平。在开始比较处理之后，电压比较单元252的比较输出 C0MP在当作为D相位电平的信号电平Ssig和参考信号SLP_ADC彼此一致时的时间点处从 H电平改变到L电平。在此时，计数器单元254保持对应于信号电平Ssig的幅度的计数值。在这种情况下，与在P相位相反地，从在P相位的读出和AD转换期间获取的像素 信号电压Vx的复位电平Srst的数字值Drst (负值)上计数了计数值。信号电平Ssig是通 过将信号分量Vsig添加到复位电平Srst来获得的电平。因此，信号电平Ssig的AD转换结 果的计数值基本上是“Drst+Dsig”。但是，由于上计数的开始点是作为复位电平Srst的AD 转换结果的“-Drst”，因此，在计数单元254中实际保持的计数值是“-Drst+Qsig+Drst)) =Dsig”。换句话说，在计数器单元254中的计数处理是在不同计数模式中的计数操作；在P 相位处理期间的下计数和在D相位处理期间的上计数。因此，在计数器单元254中，自动地进行在作为复位电平Srst的AD转换结果的计数数“-Drst”和作为信号电平Ssig的AD转 换结果的计数数“Drst+Dsig”之间的差分处理(减法处理)。在计数器254中保持对应于 差分处理的结果的计数数Dsig。在计数值单元254中保持的对应于差分处理的结果的计数 数Dsig表示对应于信号分量Vsig的数字数据。如上所述，可以由计数器单元254中的差分处理通过两次读出和计数处理、即P相 位处理期间的下计数和D相位处理期间的上计数来消除包括在单位像素3的每个中的波动 的复位电平Srst。可以通过简单的配置来获取对应于每个单位像素3的入射光量的信号分 量Vsig的AD转换结果。因此，列电路25操作不仅作为将模拟像素信号转换成数字像素数 据的数字转换单元，还作为CDS处理功能单元。在第一处理例子中的AD转换处理具有如下特性在一个像素的第一次的计数处 理和第二次的计数处理中，在下计数P相位处理中和在上计数D相位处理中进行各个计数 操作，以实际上进行在P相位的补数的计数处理和在D相位的实数的计数处理。实际上，补 数的计数处理是在负侧上的计数处理，且可以被视为减法元素。实数的计数处理是在正侧 上的计数处理，且可以被视为加法元素。在应用第一处理例子时，在用于获取一个像素的信号分量Vsig的数字数据Dsig 的两次计数处理中切换和进行下计数操作和上计数操作。因此，可考虑在计数器单元254 中使用能够切换下计数操作和上计数操作的上下计数器。当在计数器单元254的后一级处提供数据存储/传送与输出单元256时，在开始 计数器单元254的操作和水平传送之前，子时钟DLAT从通信/时序控制单元20被供应给 数据存储/传送与输出单元256作为存储器传送指令脉冲CN8。通过子时钟DLAT作为触 发，数据存储/传送与输出单元256将在计数器单元254中保持的前一行Vx-1中的数字数 据Dsig捕获到计数器254中的锁存器电路，并保持数字数据Dsig。在AD转换时期结束后，列电路25将数字数据Dsig保存在数据存储/传送与输出 单元256中的计数器单元254，并开始对新的行Vx的AD转换。由在列处理单元26的各个 垂直列中的列电路25中的AD转换处理的背景下的水平扫描单元12来依次选择在数据存 储/传送与输出单元256中的前一行中的数字数据Dsig，并通过各个水平信号线18和18x 将其传送给输出电路28作为互补数据Qsig和xQsig，用于互补信息传送。输出电路28基 于互补数据Qsig和xQsig来再现原始数字数据Dsig。并行于AD转换处理，与AD转换处理 并行地进行对于互补数据Qsig和xQsig的水平传送操作。当水平扫描单元12以高速顺序 地选择各个垂直列时，通过在数据存储/传送与输出单元256的输出级处的驱动晶体管来 将各个列中的互补数据Qsig和xQsig以高速传送到输出电路28。然后，对于各个行依次重 复相同的操作，从而创建二维图像。<固态成像设备的操作；第二处理例子中的操作>当由列电路25进行在复位电平和信号电平之间的差分处理时，在两次处理中，还 可以采取第二处理例子，其中在参考信号SLP_ADC和处理对象信号电压彼此一致时的时间 点处开始计数，且在计数到达在该计数中的期望的计数数(典型地，处理到达最大AD转换 时期的时间点)时的时间点处结束计数。换句话说，在第二处理例子中，后半计数操作被应 用于两次处理。在该情况下，如在上述情况下一样，在获取一个像素的信号分量Vsig的数字数据
16Dsig的两次计数处理中，计数器单元254切换和进行对于每个垂直列的下计数操作和上计 数操作。因此，当应用了第二处理例子时，图2A所示的第一配置例子被采用作为电路配置。在第二处理例子中的基本操作与在第一处理例子不是那么的不同。但是，在第二 处理例子中的操作与在第一处理例子的不同之处在于，考虑了对应于在最大AD转换时期 的后半段中进行的计数处理的数据的校正。第二处理例子中的整个操作可以被看作用于对 补数进行计数的操作。在这种情况下，由于对补数进行计数，因此需要用于获得作为实数的 最终数据的数据校正的机制。用于数据校正的机制可以通过第一次计数处理中的初始值来 实现，或可以通过在后一级处的数字算术单元29中的数字算术运算来实现。下面描述了为什么需要考虑数据校正的理由。在P相位处理期间的最大计数数被 表示为Drm，且在D相位处理期间对应于最大信号分量Vsig的最大计数数被表示为Dsm。在 这种情况下，在D相位处理期间的最大计数数被表示为“Drm+Dsm”。在各个相位中的最大AD 转换时期中，当在像素信号电压Vx和参考信号SLP_ADC彼此一致且反转了比较输出C0MP 之后在后半段中进行计数处理时，当复位电平Srst被表示为Drst时，在P相位中的计数值 Dp被表示为“Drm-Drst”。当信号电平Ssig的计数值被表示为Dsig时，在D相位中的计数 值 Dd 被表示为 “(Drm+Dsm) - (Drst+Dsig) ”。当在P相位处理期间在上计数模式中和在D相位处理期间在下计数模式中进行计 数且从在P相位处理中获得的计数值开始D相位处理时，在D相位处理之后的数据被表示 为(Drm-Dr st)-{(Drm+Dsm)-(Drst+Dsig)} = Dsig-Dsm。为 了偏移 “_Dsm” 并获得信号分 量Vsig的数字数据Dsig，例如，在仅第一次的P相位处理期间的初始值Dini必须被设置到 Dsm,或Dsm仅必须被数字算术单元29添加到“Dsig-Dsm”。在计数模式的这种组合中，关于信号电平Ssig，在下计数中进行在后半AD转换处 理时期中的补数计数。因此，能够通过由补数计数将计数处理的特性组合到负侧且由下计 数处理将计数处理的特性组合到负侧，来获得Dsig作为到正侧的值。上述“Dsig-Dsm”表 示该值。在这种情况下，存在优势可在第二次处理之后，根据第一次中的初始值的设置来 立即获取数字数据Dsig。另一方面，当在P相位处理期间按下计数模式进行计数和在D相位处理期间按上 计数模式进行计数且从在P相位处理中获得的计数值开始D相位处理时，D相位处理之后的 数据被表示为{(Drm+Dsm)-(Drst+Dsig)}-(Drm-Drst) = Dsm-Dsig。为了偏移 Dsm 并获得 信号分量Vsig的数字数据Dsig的负数，例如，在第一次的P相位处理期间的初始值Dini仅 必须被设置为“-Dsm”，或Dsm仅必须被数字算术单元29从“Dsm-Dsig”中减去。为了将数 字数据Dsig的负数“-Dsig”复位到正数，例如，被反转的比特数据仅必须从数据存储/传送 与输出单元256中输出，或比特数据仅必须被数字算术单元29反转。但是，准确地，当仅进 行比特数据的反转时，存在差值“ 1”。因此，为了获得更精确的数据，可考虑在数字算术单元 29中添加“1”。替换地，还可以通过在数字算术单元29中进行算术操作{Dsm-(Dsm-Dsig)} 来获取数字数据Dsig。在计数模式的这种组合中，关于信号电平Ssig，在上计数中进行在后半AD转换时 期中的补数计数。因此，可以通过由补数计数将计数处理的特性组合到负侧且由下计数处 理将计数处理的特性组合到负侧，来获得Dsig作为到负侧的值。上述“Dsm-Dsig”表示该值。
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图3B是用于说明在参考信号比较型的AD转换的第二处理例子中的操作。在图 3B中示出与第一处理例子的组合。具体地，当在前一行中的像素信号电压Vx中的信号电 压Ssig处于相对于预定阈值的低亮度范围内时，应用第一处理例子。当信号电平Ssig处 于相对于预定阈值的高亮度范围内时，应用第二处理例子。在图中所示的例子中，在像素信号电压Vx_0和像素信号电压Vx_l的两者中，其中 像素信号电压Vx_0的前一行中的信号电平Ssig处于低亮度范围，(该行不总是处于低亮 度范围内)，且像素信号电压Vx_l的前一行中的信号电平Ssig处于高亮度范围内(该行不 总是处于高亮度范围内)，复位数据Drst是50，信号数据Dsig是1950，在P相位处理时期 中的最大计数数Drm是128，且在D相位处理时期中的最大计数数Dsm是4096。在第一处 理例子和第二处理例子两者中，在P相位处理期间在下计数模式中进行计数，且在D相位处 理期间在上计数模式中进行计数。在P相位处理期间，从初始值=0开始计数处理。在该 图中，像素信号电压Vx_0和像素信号电压Vx_l不同且比较器的反转时序平移。但是，实际 上，由于像素信号电压Vx_0和像素信号电压Vx_l如上所述相同，比较器的反转时序相同。在P相位处理和D相位处理两者中，第一处理例子被应用到像素信号电压Vx_0。 因此，首先，在被准备作为P相位处理时期的Drm = 128的计数时期中，由电压比较电压252 进行在参考信号SLP_ADC和像素信号电压Vx_0之间的比较。在像素信号电压Vx_0的复位 电平Srst_0和参考信号SLP_ADC彼此一致时的第五十计数处，反转电压比较单元252的比 较输出C0MP( = C0MP0UT0)。另外，还反转计数使能信号EN( = PC0MP0UT0) (C0MP0UT0和 PC0MP0UT0是同相的)。停止下计数操作，并在计数器单元254中保持计数值“_50”。在被准备作为D相位处理时期的Drm+Dsm = 128+4096的计数时期中，由电压比较 单元252进行参考信号SLP_ADC和像素信号电压Vx_0的比较。在当像素信号电压Vx_0的信 号电平Ssig_0和参考信号SLP_ADC彼此一致时的第“50+1950”= 2000计数处，反转电压比 较单元252的比较输出C0MP( = C0MP0UT0)。另外，还反转计数使能信号EN ( = PC0MP0UT0) 并停止上计数操作。此时，由于从在P相位处理中获得的计数值“_50”进行上计数，因此在 计数器单元254中保持“-50+2000” = 1950。1950与信号数据Dsig —致。另一方面，在P相位处理和D相位处理两者中，第二处理例子被应用于像素信号电 压Vx_l。因此，首先，在被准备作为P相位处理时期的Drm= 128的计数时期中，由电压比 较单元252进行参考信号SLP_ADC和像素信号电压Vx_0的比较。在像素信号电压Vx_l的 复位电平Srst_l彼此一致时的第五十计数处，反转比较输出C0MP( = C0MP0UT1)。另外，还 反转计数使能信号EN( = PC0MP0UT1) (C0MP0UT0和PC0MP0UT0是反相的)。计数器单元254 从该点开始下计数，并在Drm = 128次计数处停止计数操作。因此，由于计数器单元254下 计数“128-50 = 78”，因此在结束P相位处理之后在计数器单元254中保持“_78”。在被准备作为D相位处理时期的Drm+Dsm = 128+4096计数时期中，由电压比较单 元252进行参考信号SLP_ADC和像素信号电压Vx_l的比较。在像素信号电压Vx_l的信号 电平Ssig_l和参考信号SLP_ADC彼此一致时的第2000计数处，反转电压比较单元252的 比较输出C0MP( = C0MP0UT1)。但是，还反转计数使能信号EN( = PC0MP0UT1) (C0MP0UT0和 PC0MP0UT0是反相的)。计数器单元254从该点开始上计数，并在Drm+Dsm = 128+4096次 计数处停止计数操作。因此，计数器单元254向上计数“128+4096-2000 = 2224”个时钟。在此点处，由于从在P相位处理中获得的计数值“_78”开始上计数，因此在计数器单元254中保持 “-78+2224” = 2146。将计数值2146的数据Dout传送到数字算术单元29。数字算术单元 29从对应于信号数据Dsig的最大值的最大计数数Dsm减去数据Dout，以获得“4096-2146” =1950作为最终信号数据Dsig。对于像素信号电压Vx_0和像素信号电压Vx_l两者，在D相位处理期间，计数相 位调整单元260通过时钟信号CLK锁存电压比较单元252的比较输出C0MP，其升高到接近 例如参考信号SLP_ADC的斜坡期中的中间电压，对应于划分低亮度范围和高亮度范围的阈 值。计数相位调整单元260进行计数调整，用于判断在下一行的处理期间是正常输出比较 输出C0MP以作为计数使能信号EN还是反转输出以作为计数使能信号EN。如果将在用于划 分低亮度范围和高亮度范围的CLK信号上升时的时刻(timing)设置在参考信号SLP_ADC 的中间电压，则计数器单元254的激活期不会变得长于参考信号SLP_ADC的斜坡期的一半。当在行中的D相位处理期间像素信号电压Vx的信号电平Ssig属于低亮度范围 时，电压比较单元252的比较输出C0MP被反转并且在时钟信号CLK的上升点处于L电平。 因此，计数相位调整单元260锁存L电平作为比较输出C0MP的相位信息。相反，当在行中 的D相位处理期间像素信号电压Vx的信号电平Ssig属于高亮度范围时，电压比较单元252 的比较输出C0MP未被反转并且在时钟信号CLK的上升点处于H电平。因此，计数相位调整 单元260锁存H电平作为比较输出C0MP的相位信息。将比较脉冲C0MP输入到EX-0R门的一个输入端，并且将行中的锁存信息输入到 另一端，作为相位调整控制信号。当信号电平Ssig属于低亮度范围时，相位调整控制信号 处于L电平，并且当信号电平Ssig属于高亮度范围时，相位调整控制信号处于H电平。以 这种方式，当信号电平属于行中的低亮度范围时，在下一行的处理期间，输出比较脉冲C0MP 作为未被逻辑反转的计数使能信号EN。因此，将前半计数操作(第一处理例子)应用于处 理。当信号电平Ssig属于行中的高亮度范围时，在下一行的处理期间，将比较脉冲C0MP逻 辑反转并输出作为计数使能信号EN。因此，将后半计数操作(第二处理例子)应用于处理。在此例子中，当通过数字算术单元29进行补数计数操作中所涉及的数据校正时， 通过水平信号线18和18x，将由计数相位调整单元260锁存的比较输出C0MP的相位信息通 知给数字算术单元29。基于该信息，数字算术单元29将补数计数操作中所涉及的数据校正 应用于经过补数计数的像素数据。<固态成像设备的操作；第三处理例子中的操作>尽管图中没有示出，但是在第三处理例子中，当采用称为参考信号比较型等的AD 转换系统时，采用可以与AD转换同时进行差分处理功能同时防止计数器单元254的面积增 加的问题的机制。根据电路配置，采用在第一次AD转换处理和第二次AD转换处理期间以相同计数 模式进行计数并将第一次和第二次中的计数相位设置得不同的机制，而不是切换计数模式 的机制。如在第一处理例子和第二处理例子中那样，在第二次结束处理期间，从第一次计数 处理的结果开始计数处理。在第三处理例子中，由于不需要切换技术模式，作为电路配置，能够采用图2A所 示的第一配置例子或者采用图2B所示的第二配置例子。“将计数相位设置得不同”意味着在第一次AD转换处理(例如P相位中的处理)和第二次AD转换处理(例如D相位中的处理)中将计数处理时段设置得不同。更具体地， 在从参考信号SLP_ADC开始变化的时间点直到参考信号SLP_ADC与像素信号电压Vx变得 相同的时段中进行的计数处理和从参考信号SLP_ADC与像素信号电压Vx变得相同的时间 点到处理达到该处理中的最大AD转换时期的时间点(一般是参考信号SLP_ADC停止变化 的时间点)的时段中进行的AD转换处理存在差别。这个差别意味着计数相位间的差别。换句话说，在两次计数处理中，使用比较输出C0MP被反转的时间点作为分界，组 合作为前半计数操作的实数计数处理和作为后半计数操作的补数计数处理。一般而言，从参考信号SLP_ADC中的变化开始的时间点直到参考信号SLP_ADC与 像素信号电压Vx变得相同的时段和从参考信号SLP_ADC与像素信号电压Vx变得相同的时 间点到处理达到该处理中的最大AD转换时期的时间点的时段对应于从电压比较单元252 输出的比较脉冲C0MP的输出电平。因此，仅需要切换在比较脉冲C0MP处于L电平的时段 中开始的计数处理和在比较脉冲C0MP处于H电平的时段中开始的计数处理。另外，在第三处理例子中，为了使得能够获取差分处理结果作为两次计数处理的 结果，作为第一方法，当开始第一次计数处理时，用对应于计数模式并被初始设置为初始值 Dini的符号(加号或减号)附加到与在参考信号SLP_ADC与像素信号电压Vx变得相同的 时间点后进行的计数处理中的最大AD转换时期相等的计数值。从初始值Dini开始计数处 理。可替换地，作为第二方法，尽管如在第一处理中从“0”开始计数处理，但是在第二次计 数处理完成后，由在计数器单元254的后一级处的数字算术单元29校正初始值Dini。当在 计数器单元254的后一级处不需要校正初始值Dini并且仅需要获得对于一个像素的AD转 换处理结果时，第一方法是合适的方法。另一方面，当获得多个像素的信号分量Vsig的乘 法累计的AD转换处理结果时，第二方法是合适的方法。换句话说，在第三处理例子中，当将另一方分配给用于信号电平Ssig的计数处理 时，可以认为用于信号电平Ssig的计数处理是用于计数补数的操作。在此情况下，由于计 数了补数，因此需要用于获取作为真实数量的最终数据的数据校正的机制。可以通过第一 次计数操作中的初始值来实现用于数据校正的机制，或者可以通过作为后一级电路的数字 算术单元29中的数字算法操作来实现。<固态成像设备的操作；第四处理例子中的操作>图3C是用于说明参考信号比较型AD转换的第四处理例子中的操作的时序图。第四处理例子对应于在列电路25的后一级(例如数字算术单元29)处进行的复 位电平和信号电平之间的差分处理。在此情况下，尽管只进行了下计数操作和上计数操作之一，但是在两次处理期间， 计数开始于参考信号SLP_ADC中的变化开始的时间点，并且计数结束于参考信号SLP_ADC 与处理对象信号电压彼此一致的时间点。可替换地，计数开始于参考信号SLP_ADC与处理 对象信号电压彼此一致的时间点，并且计数结束于处理达到该处理中的期望计数数的时间 点(典型地是处理达到最大AD转换时期的时间点)。在第四处理例子中，由于不需要切换计数模式，作为电路配置，可以采用图2A所 示的第一配置例子，或者可以采用图2B所示的第二配置例子。例如，当采用第一配置例子 时，仅需要采用计数器单元254和数据存储/传送及输出单元256两者以将在P相位的处 理和D相位的处理中所获取的各个数据Dp和Dd存储在其内部的不同存储单元中。
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在图3C中，采用图2B所示的第二配置例子。在从任意行Vx中的像素单元3读出 垂直信号线19_1到相位电平(复位电平Srst)稳定了之后，参考信号生成单元 27开始随着被供应至各个列中的电压比较单元252的参考信号SLP_ADC的时间的变化，并 且计数器单元254开始上计数并比较计数与用于每列的复位电平Srst。当复位电平Srst 与参考信号SLP_ADC彼此一致时反转比较输出C0MP。因此，数据存储/传送及输出单元256 捕获在反转时刻的计数数据，并将该计数数据存储在用于P相位数据Dp的存储单元(存储 器设备1)中。此外，在稳定了 D相位电平(信号电平Ssig)的读出后，参考信号生成单元27开 始随着被供应至各个列中的电压比较单元252的参考信号SLP_ADC的时间的变化，并且计 数器单元254开始上计数并比较计数与用于每列的信号电平Ssig。当信号电平Ssig与参 考信号SLP_ADC彼此一致时反转比较输出C0MP。因此，数据存储/传送及输出单元256捕 获在反转时刻的计数数据，并将该计数数据存储在用于D相位数据Dd的存储单元(存储器 设备2)中。在AD转换期结束后，在水平扫描单元12的控制下，将由数据存储/传送及输出单 元256存储的P相位和D相位中的n位数字数据Dp和Dd分别通过2*2*n水平信号线18 和18x顺序传送到数字算术单元29，作为互补数据Qp、xQp、Qd和xQd。换句话说，列电路 25将各次中的处理的计数结果输出到数字算术单元29作为关于复位电平Srst的互补数据 QP和xQp、以及关于信号电平Ssig的互补数据Qd和xQd。数字算术单元29基于互补数据 QP和xQp再现原始数字数据Dp，并基于互补数据Qd和xQd再现原始数字数据Dd。其后， 数字算术单元29使用再现的数据Dp和Dd进行“Dd-Dp”的差分处理，以获取关于信号分量 Vsig的AD转换数据。其后，对每行依次重复相同的操作，由此建立了二维图像。〈水平传送的问题〉通过作为总线的水平信号线18将由各个列中的数据存储/传送及输出单元256 存储的数据顺序传送到输出电路(或数字算术单元29)侧，作为单端信息(single end information)。在此情况下，由于在水平信号线18上出现了寄生电容，因此发生由于寄生 电容的出现而引起的各种问题。例如，发生传送速度的衰减，并且由于用于水平信号线18 来控制寄生电容的配线宽度(金属宽度)需要增加而引起芯片尺寸增加。例如，寄生电容的值是通过总计以下而获得的值(1)由于水平信号线18而引起的电容；(2)由于输出电路28的输入级而引起的电容；(3)由于1个数据存储/传送及输出单元256的1个输出级X数据存储/传送及 输出单元256的个数而引起的电容；以及(4)用于连接水平信号线18与1个数据存储/传送及输出单元256的1个输出 级X数据存储/传送及输出单元256的个数的配线的电容。因此，当通过顺序选择数据存储/传送及输出单元256而将由各个列中的数据存 储/传送及输出单元256存储的数据读出到水平信号线18时，由于水平信号线18的寄生 电容，在数据传送中发生错误。具体地，当寄生电容的电容值增加时，这导致信号延迟并且 阻止了数据传送速度的增加。例如，当进行高速操作以例如增加帧频时，需要以高速进行诸如行扫描、AD转换和
21水平数据传送之类的操作。在这些操作中，当希望增加水平数据传送的速度时，直到由水平 扫描单元12选择的数据存储/传送及输出单元256驱动水平信号线18并且数据存储/传 送及输出单元256的信号到达输出电路28的时间是主要的。在具有水平方向的像素，例如，2000列中的单位像素的像素阵列单元10的情况 下，2000个数据存储/传送及输出单元256被连接到水平信号线18。数据存储/传送及输 出单元256的各个输出级的寄生电容被组合。所选择的数据存储/传送及输出单元256驱 动水平信号线18时具有很大的寄生电容作为负载。近年来，由于需要增加像素，因此与水 平信号线18连接的数据存储/传送及输出单元256的数量趋向增加。这种趋向限制了特 别是所需要的高速操作。作为这样的问题的解决方法，增加用于水平信号线18的配线宽度以便降低寄生 电容并控制由于寄生电容引起的配线延迟的方法是可考虑的。然而，为了通过用作总线的 水平信号线18按位来传送数据，芯片尺寸增加。因此，在此实施例中，提供了数字地转换像素信号并将像素信号输出到固态成像 设备1的外部的机制。使用该机制，能够解决由于水平信号线的寄生电容而引起的问题。该 机制的基础在于，在水平信号线18上传送数据作为互补信息而不是在水平信号线传送数 据作为单端信息。下面具体说明该机制。<数据存储/传送及输出单元和输出电路的配置>图4A到4C是用于说明列处理单元26 (具体地是数据存储/传送及输出单元256 周围的单元)和输出电路28的配置例子的图。图4A是示出数据存储/传送及输出单元 256的细节的电路方框图。图4B是输出数据存储/传送及输出单元256周围的单元和输出 电路28的配置例子的电路方框图。图4C是用于说明数据存储/传送及输出单元256周围 的单元和输出电路28的基本操作的电压电平图。在根据该实施例的固态成像设备1中，作为用于不受水平信号线18的寄生电容的 影响而实现高速数据传送的机制，从各个数据存储/传送及输出单元256的数据保持功能 单元输出的处于H和L逻辑电平的数据被转换成用于该数据的在水平信号线18和18x上 传送的互补数据Qsig和xQsig，并被输出电路28重新转换成逻辑电平的原始数据D，而不 是通过传送驱动器直接输出到水平信号线18。作为用于该机制的基础结构，如图4A(1)所示，数据存储/传送及输出单元256包 括D型触发器(D-FF)402，其作为从列电路25的AD转换单元25b捕获数据并保持数据的 数据保持单元的例子，其中这些数据被与被输入到时钟端CK的子时钟DLAT同步地输入到 D输入端；以及传送驱动器404和404x，其作为总线驱动电路(数据输出级)的例子，该总 线驱动电路作为传送输出功能单元。D型触发器402的非反转输出Q被输入到传送驱动器404。传送驱动器404通过 作为总线的水平信号线18被连接到输出电路28。另一方面，D型触发器402的反转输出xQ 被输入到传送驱动器404x。传送驱动器404x通过作为总线的水平信号线18x被连接到输 出电路28。与各个传送驱动器404_1到404_h和404x_l和404x_h对应的水平数据传送时 钟cpH_l到9^_11被从通信/计时控制单元20输入到各个传送驱动器404_1到404_h和 404x_l和404x_h的输出使能端0E。当与各个传送驱动器404_1到404_h和404x_l和404x_
22h对应的水平数据传送时钟(pH_l到(pHJl激活(即，输出使能端0E处于H电平)时，各个 传送驱动器404_1到404_h和404x_l和404x_h将所输入的信息通过水平信号线18和18x 传送到输出电路28。如图4A (2)所示，各个计数器单元254_1到254_4具有异步上/下计数器并级联连 接用于n位的计数器元(cell)(例如D锁存器)254_0到254_n_l的结构。“级联连接”意 味着用于将前一级处的计数器元的输出数据输入到后一级处的计数器元的时钟端的连接。 计数时钟CK_CNT被供应至前一级处的计数器元254_0的时钟端。数据存储/传送及输出 单元256的各个D型触发器401_1到402_h具有按位的D锁存器。各个传送驱动器401_1 到404_h、404x_l到404x_h具有驱动晶体管(D_Tr)。用于对应于计数数的n位的计数器 元、D锁存器和驱动晶体管被串联。驱动晶体管被并行连接到与其对应的水平信号线18和18x(下文中也称作水平传 送总线BUS和xBUS)，并使用水平扫描单元12传送来自各个D锁存器的互补数据Q和xQ， 其中各个D锁存器按位选择性输出计数数据。在D型触发器(D_FF)402的后一级处，固态成像设备1包括第一幅度电平变化单 元410和410x，其将从D型触发器402输出的H (电源侧)和L (地侧)逻辑电平之一改变到 电源和地之间的第三电压电平；主放大单元411，其放大互补信息，其中由第一幅度电平变 化单元410和410x改变该互补信息的幅度电平；以及锁存器单元419，其保持在预定时刻 主放大单元411的输出信息(比较结果)。锁存器单元419是捕获从差分放大单元418输 出的信息并在预定时刻保持该信息的数据保持单元的例子。定义用于保持主放大单元411 的输出信息(比较结果)的时刻的控制脉冲(锁存器时钟)LT被从水平扫描单元12供应 至锁存器单元419。假设锁存器时钟LT与水平数据传送时钟cpH同步。更具体地，设置控制脉冲使得 锁存器单元419保持一般在由水平数据传送时钟q>H定义的传送周期的中间的位置上的主 放大单元411的输出信息(比较结果)。如图4B所示，主放大单元411包括第二幅度电平变化单元417和417x，其用作 放大信息的互补信号放大单元，其中由第一幅度电平变化单元410和410x改变该信息的幅 度电平；以及差分放大单元418，其比较并放大第二幅度电平变化单元417和417x的输出。 水平传送总线BUS上的数据Q和水平传送总线xBUS上的数据xQ是反转的数据(互补数 据)。第二幅度电平变化单元417和417x具有一致的结构。主放大单元411和锁存器单元 419被提供在为各个列公共的水平传送总线BUS和xBUS而提供的输出电路28中。在各个列传送驱动器404和404x中，第一幅度电平变化单元410和410x包括第 一电平调整单元414和414x，其将从D型触发器402的最后级放大器的输出端Q和xQ输出 的H(电源侧)和L(地侧)逻辑电平之一转换成在电源和地之间的第三电压电平。第一幅度电平变化单元410和410x还包括第二电平调整单元415和415x，其将 从D型触发器输出的H和L逻辑电平的另一个转换成在电源和地之间的第四电压电平；以 及第三电平调整单元416和416x，其控制在由第二电平调整单元415和415x转换的第四电 压电平处的过充电(overcharge)，并将第四电压电平的最大值限制到在电源和地之间的第 五电压电平。第二电平调整单元415和415x以及第三电平调整单元416和416x被提供在 为各个列公共的水平传送总线BUS和xBUS而提供的输出电路28中。
例如，如图4C所示，第一电平调整单元414和414x将从D型触发器402输出的H 逻辑电平改变为在电源和地之间的第三电压电平VL3。响应于该变化，第二电平调整单元 415和415x将从D型触发器402输出的L逻辑电平改变为在电源和地之间的第四电压电平 VH4 ( > VL3)。以这种方式，根据该实施例的传送驱动器404和404x (具体地，第一电平调整单元 414和414x)和第二电平调整单元415和415x具有反转的结构。如图4C所示，在来自D型 触发器402的通用电压电平VL(等于地电势)和VH(等于用于逻辑电路的电源电势)处的 二进制逻辑电平的数据(图中的(1))被转换成具有较窄的电压幅度(VL3到VH4)的模拟 电压信号，并被输出到水平传送总线BUS和xBUS(图中的(2))。这样的目的是，从高速数 据传送的观点来看，在高负载水平传送总线BUS和xBUS的驱动中，在保持原始VL和VH逻 辑电平的同时，根据传送能力、功耗、抗噪声性能等，使得传送信息比通过水平传送总线BUS 和xBUS而将数据传送到输出电路28更有利。输出电路28的第二幅度电平变化单元417和417x接收在水平传送总线BUS和 xBUS上的、由传送驱动器404和404x(具体地，第一电平调整单元414和414x)和第二电 平调整单元415和415x从逻辑电平转换成具有电压幅度(VL3到VH4)的窄模拟信号的电 压信息(VL3到VH4)。然后，第二幅度电平变化单元417和417x将该电压信息转换(反转 并放大)成用于差分放大单元418的、幅度电平VL6到VH6比VL3到VH4更宽的电压信息 VQ，并输出该电压信息(图中的(3))。第三电平调整单元416和416x具有这样的功能当互补数据Q和xQ处于L电平并 且未驱动第一电平调整单元414和414x时，将在由第四电压电平VH4对水平传送总线BUS 和xBUS充电时的最大充电电势限制到第五电压电平，以控制对电源电平的过充电，其中由 第二电平调整单元415和415x转换第四电压电平VH4。例如，如图4C(4)所示，差分放大单元418基于在幅度电平VL6到VH6处以相反极 性变化的电压信息VQ和xVQ，使用电压比较器来比较水平传送总线BUS上的电压信息VQ是 高于还是低于水平传送总线xBUS上的电压信息xVQ。差分放大单元418使用电压比较器的 放大功能(需要时，与输出缓冲器联合处理)，将电压信息VQ和电压信息xVQ之间的电压差 放大到用于锁存器单元419的逻辑电平VLout和VHout。当在单一端处的水平信号线18上传送信息时，由于作为水平传送路径的水平信 号线18很长，寄生电容CR限制了传送速度。当采用用于并行进行AD转换的计数操作和水 平传送操作的管线处理(pipeline processing)以增加操作速度时，在计数器操作期间的 电源噪声被混合在水平传送路径中，并限制了传送速度的增加。另一方面，在该实施例中，不是在保持输出电路(此例子中的D型触发器402)的 逻辑输出电平的同时在水平信号线18上传送数据，而是将数据作为互补信息而传送并转 换成具有较小幅度的、被传输到输出电路28的电压信号，并在输出电路28中再次再现为用 于后一级电路的逻辑电平。在水平信号线18和18x上传送数据，作为互补并且小幅度电压 信号。结果，实现高速水平传送。由于传送了互补信息，因此即使诸如电源噪声的公共模式 噪声被混合在水平传送路径中，也可以消除噪声的影响。因此，可以明显降低传送误差。具 体地，当作为互补数据而传送数字数据时，基于所传送的互补数据来再现原始数据，然后在 预定时刻锁存原始数据。这也使得能够明显提高数据准确性。下面说明具体配置例子。
〈配置例子〉图5A和5B是用于说明具体配置例子的图。如图5A所示，数据存储/传送及输出 单元256的第一电平调整单元414和414x具有在D型触发器402的输出端Q和xQ与水平 传送总线BUS和xBUS之间的用作驱动晶体管(D-Tr)的NMOS晶体管420和用作具有模拟 切换功能的切换晶体管的NMOS晶体管422。来自水平扫描单元12的对应于各列的水平数据传送时钟φΗ_1和tpH_h被供应至 NMOS晶体管422的栅极端。NMOS晶体管422在水平扫描单元12的控制下将NMOS晶体管 420的反转输出输出到各个列公共的水平传送总线BUS和xBUS。将D型触发器402的输出端Q和xQ的输出数据输入到NMOS晶体管420的栅极端。 NMOS晶体管420的源极端接地。NMOS晶体管420的漏极端连接到NMOS晶体管422的一个 输入和输出端(例如源极端)。当NMOS晶体管422导通时，NMOS晶体管420逻辑反转D型触发器402的输出端 Q和xQ的输出数据的H(电源侧)逻辑电平并将其转换成在电源和地之间的第三电压电平 VL3。逻辑反转从D型触发器402的输出端Q和xQ输出的L (地侧)和H逻辑电平的L 逻辑电平并将其转换成第四电压电平VL3的第二电平调整单元415和415x被连接到水平 传送总线BUS和xBUS。在该配置例子中，作为第二电平调整单元415和415x，使用用作上 拉(pull up)水平传送总线BUS和xBUS的电势的部件。具体地，用作上拉部件的第二电平调整单元415和415x使用PMOS晶体管进行上 拉，以便当第一电平调整单元414和414x的输出无效时(等效于数据Q和xQ处于L电平的 时间)将水平传送总线BUS和xBUS拉到电源电压Vdd侧。为此目的，在水平传送总线BUS 和xBUS与电源电压Vdd之间提供具有PMOS晶体管440的第二电平调整单元415和415x。 将电源电压Vdd供应至PMOS晶体管440的源极端。PMOS晶体管440的漏极端连接到水平 传送总线BUS和xBUS。第三电平调整单元416和416x将第四电压电平VH4的过充电限制为第五电压电 平VH5，发生过充电是因为第一电平调整单元414和414x无效(等效于数据Q和xQ处于 L电平的时间)的状态持续。作为第三电平调整单元416和416x，在水平传送总线BUS和 xBUS与地之间提供二极管连接的NMOS晶体管442，以将阳极置于水平传送总线BUS和xBUS 侧并将阴极置于地侧。PMOS晶体管440还执行第二幅度电平变化单元417和417x的部分功能。第 二幅度电平变化单元417和417x包括NM0S晶体管450，其栅极与水平传送总线BUS 和xBUS连接；在NMOS晶体管450的负载侧(漏极端侧)提供的电流镜像连接的 (current-mirror-connected)PMOS 晶体管 452 和 454 ；以及在 PMOS 晶体管 454 的负载侧 (漏极端侧)提供的NMOS晶体管456。将电源电压Vdd供应至PMOS晶体管452和454的各个源极端。PMOS晶体管452 和454的各个基极端被公共连接并被连接到PMOS晶体管452的漏极端。NMOS晶体管450 的源极端接地。NMOS晶体管450的漏极端连接到PMOS晶体管452的漏极端(并进一步连 接到PMOS晶体管452和454的栅极端)。NMOS晶体管456的源极端接地。NMOS晶体管456 的漏极端连接到PMOS晶体管454的漏极端。漏极端的连接点连接到差分放大单元418的输入端之一。第二幅度电平变化单元417的NMOS晶体管456的漏极端连接到差分放大单 元418的非反相输入端(+)，并且第二幅度电平变化单元417x的NMOS晶体管456的漏极端 连接到差分放大单元418的反相输入端(_)。 放大器输出端的电压信息VQ和xVQ也被供应至PMOS晶体管440的栅极端(控制 输入端)。由第二幅度电平变化单元417放大的电压信息VQ和xVQ被供应至PMOS晶体管 440的控制输入端，其中PMOS晶体管440是NMOS晶体管420的负载晶体管。配置了反馈电 路，其在用于基于放大的信号来控制水平传送总线BUS和xBUS上的信号幅度的方向上起作 用(稍后描述反馈电路的操作的细节)。主放大单元411具有定义NMOS晶体管456的操作电流的偏置单元460。偏置单 元460包括PM0S晶体管462，在其栅极端处设置偏置电压Vb ；以及在PMOS晶体管462的 负载侧(漏极端侧)提供的NMOS晶体管464。电源电压Vdd被供应至PMOS晶体管462的 源极端。PMOS晶体管462的漏极端连接到NMOS晶体管464的漏极端。NMOS晶体管464的 源极端接地。NMOS晶体管464的栅极端和漏极端连接。第二幅度电平变化单元417和417x的各个NMOS晶体管456连接到偏置单元460 的NMOS晶体管464的栅极端并被电流镜像连接到NMOS晶体管464。换句话说，将预定偏置 电平从用作恒流源的偏置单元460输入到NMOS晶体管456的输入侧(栅极端)。在用作xBUS放大单元的第二幅度电平变化单元417的放大器输出端处的电压信 息VQ被供应至差分放大单元418的非反相输入(+)。在用作xBUS放大单元的第二幅度电 平变化单元417x的放大器输出端处的电压信息xVQ被供应至差分放大单元418的反相输 入(_)。由差分放大单元418比较并放大电压信息VQ和电压信息xVQ。由差分放大单元 418比较并放大的电压信息VD (假设VLout对应于所再现的数据的L电平，VHout对应于数 据的H电平)被供应至锁存器单元419。锁存器单元419基于与水平数据传送时钟φΗ同 步的锁存器时钟来捕获一般在传送周期的中间位置上的电压信息VD,以再现原始逻辑数据 D并与水平数据传送时钟φΗ同步地输出逻辑数据D。考虑到数字数据的水平传送，在锁存器单元419中判断最终数据以提高数据再现 的准确性。然而，不是必须提供锁存器单元419。在模拟信息的水平传送中，不用锁存器单 元419，只需照原样使用从差分放大单元418输出的电压信息。如从图中很明显，第二幅度电平变化单元417和417χ具有一致的结构。优选第二 幅度电平变化单元417和417χ具有一致的性能，使得放大器输出端处的电压信息VQ和xVQ 呈现类似的特性。为此目的，例如，优选在彼此接近的位置布置第二幅度电平变化单元417 和417x。具体地，第二幅度电平变化单元417和417x的操作点基本上取决于NMOS晶体管 456的操作电流。因此，优选在彼此接近的位置上布置在第二幅度电平变化单元417侧的 NMOS晶体管456和在第二幅度电平变化单元417x侧的NMOS晶体管456。NMOS晶体管456被电流镜像连接到偏置单元460的NMOS晶体管464。因此，为了 对称地布置各个晶体管的镜像电路，优选在穿过NMOS晶体管464的对称位置上布置在第二 幅度电平变化单元417侧的NMOS晶体管456和在第二幅度电平变化单元417x侧的NMOS 晶体管456。图中所示的图表(电路图)示意性示出了该布置。在第二幅度电平变化单元 417和417x中，还优选在接近的位置中布置各个晶体管440、450、452、454和456。在具有PMOS晶体管440作为上拉部件的第二幅度电平变化单元417和417x的结构中，当某列中的输出数据Q和XQ是“L”时，使用PMOS晶体管440来将水平传送总线BUS 和xBUS的电压上拉到电源电压Vdd侧。当某列中的输出数据Q和xQ变化到“H”时，由驱 动NMOS晶体管420下拉电压，并且信号值“H”被逻辑反转并传输。不用说，当某列中的输 出数据是“L”时，由于NMOS晶体管420截止，因此由PMOS晶体管440的上拉来逻辑反转并 传输信号值“L”。当某列中的输出数据Q和xQ变化到“H”时，NMOS晶体管420导通，并且水平传送 总线BUS和xBUS的电压被下拉，并且下降了某个电压而达到在对应于H电平的电源电压 Vdd和对应于L电平的地电压GND之间的第三电压电平VH3。电压下降的程度取决于NMOS 晶体管420的漏极和源极之间的驱动能力(与漏极和源极之间的驱动电流和输出电阻有 关)以及水平传送总线BUS和xBUS上的负载电阻和负载电容。在配置第一电平调整单元414时，使用逻辑反转从AD转换单元25b和D型触发器 402输出的H和L逻辑电平的晶体管(此例子中的NMOS晶体管420)。因此，存在这样的优 点能够容易地将H和L电平之一(此例子中的H电平)转换成第三电压电平VH3。在具体配置用于当某列中的输出数据Q和xQ是“L”时将电压上拉到在对应于H电 平的电源电压Vdd和对应于L电平的地电压GND之间的第四电压电平VL4的上拉部件时， 如果使用MOS晶体管，存在这样的优点与使用电阻元件的形式相比，能够在较小的面积中 实现上拉部件。另外，在从L电平到H电平的转变(水平传送总线BUS和xBUS上的逻辑反 转；从H电平到L电平)时，可以利用PMOS晶体管440的驱动能力。因此，与电阻元件相 比，驱动能力也很高。然而，当NMOS晶体管420导通时，流通电流很可能从PMOS晶体管440 经过PMOS晶体管422流到NMOS晶体管420。<配置例子中的放大动作>图6A和6B是用于说明图5B所示的第二幅度电平变化单元417和417x的放大动 作的图，并功能性地示出了电路配置。图6A是用于说明应用用于图5B所示的配置例子的 比较性例子的操作的图。图6B是用于说明根据应用图5B所示的配置例子的此实施例的操 作的图。如图6A所示，在比较性例子的配置中，为了在具有较大寄生电容CR的传送路径上 进行数据传送，如在此实施例中，使用差分传送电路。在该差分传送电路中，由用于对传送 路径充电的负载晶体管(作为电流源)和用于互补数据的驱动晶体管驱动传送电路，并且 由差分放大器比较并输出电压。然而，在这样的比较例子的配置中，传送速度取决于用于在 DC平衡中充电和放电的负载晶体管和驱动晶体管的能力。当传送路径的寄生电容CR很大 时，传送路径上的传送速度取决于该能力。另一方面，在根据图5B所示的实施例的配置例子中，第二幅度电平变化单元417 和417x配置反馈放大器电路。换句话说，连接PMOS晶体管454的漏极端和NMOS晶体管 456的漏极端的连接点是放大器输出端。在放大器输出端生成的用于差分放大单元418的 电压信息VQ和xVQ被返回到PMOS晶体管440的栅极端(控制输入端)。PMOS晶体管440 配置反馈电路，用于基于栅极端处的栅极电压来控制水平传送总线BUS和xBUS中的电势波 动。当从D型触发器402输出的逻辑数据Q和xQ处于L电平时，NMOS晶体管420截 止以在用于使用PMOS晶体管440的上拉动作来增加水平传送总线BUS和xBUS的电势的方向上起作用。然后，NMOS晶体管450在ON方向上起作用，并且电流镜像连接的PMOS晶体 管452和454的电流增加。该电流增加在用于增加在放大器输出端处生成的电压信息VQ 和xVQ的方向上起作用。将信息通知给PMOS晶体管440的栅极端。当栅极端处的电势上 升时，由于PMOS晶体管440在OFF方向上起作用，因此操作电阻增加。结果，PMOS晶体管 440在用于降低水平传送总线BUS和xBUS的电势的方向上起作用。换句话说，当水平传送 总线BUS和xBUS的电势上升(幅度增加)时，将第二幅度电平变化单元417和417x的放 大器输出端处的电压信息VQ和xVQ输入到PMOS晶体管440，并且PMOS晶体管440在用于 控制水平传送总线BUS和xBUS的幅度增加的方向上起作用。相反，当从D型触发器402输出的逻辑数据Q和xQ处于H电平时，NMOS晶体管420 导通以被下拉并在用于降低水平传送总线BUS和xBUS的电势的方向上起作用。然后，NMOS 晶体管在OFF方向上起作用，并且电流镜像连接的PMOS晶体管452和454的电流降低。该 电流降低在用于降低在放大器输出端处生成的电压信息VQ和xVQ的方向上起作用。该信 息被通知给PMOS晶体管440的栅极端。当栅极端处的电势下降时，PMOS晶体管440在ON方向上起作用。因此，操作电阻 降低，并且PMOS晶体管440在用于增加水平传送总线BUS和xBUS的电势的方向上起作用。 换句话说，当水平传送总线BUS和xBUS的电势下降(幅度降低)时，将第二幅度电平变化单 元417和417x的放大器输出端处的电压信息VQ和xVQ输入到PMOS晶体管440，并且PMOS 晶体管440在用于控制水平传送总线BUS和xBUS的幅度降低的方向上起作用。从该事实可见，第二幅度电平变化单元417和417x操作为反馈放大器电路。在第 二幅度电平变化单元417和417x的放大器输出端处生成的电压信息VQ和xVQ被输入到作 为负载晶体管的PMOS晶体管440的栅极端。因此，水平传送总线BUS和xBUS的幅度电平 以自对准(self-aligning)的方式稳定到与NMOS晶体管456的栅极端处的偏置电平平衡 的电平。作为NMOS晶体管420的负载晶体管的PMOS晶体管440被用作第二电平调整单元 415，并且放大器输出端处的电压信息VQ和xVQ被反馈到PMOS晶体管440的栅极端。因此， 存在这样的优点可以容易地配置反馈放大器电路。以这种方式，在根据该实施例的配置中，如图6B所示，电路包括用于传送互补输 出数据的两个水平传送总线BUS和xBUS ；NMOS晶体管420，被分布并布置在水平传送总线 BUS和xBUS上，并且操作为各个列中的驱动晶体管，用于基于互补输出数据驱动水平传送 总线BUS和xBUS ；以及第二幅度电平变化单元417和(BUS放大单元)和417x(xBUS放大 单元)，作为向其输入水平传送总线BUS和xBUS上的信号并生成被输入到作为差分放大器 的差分放大单元418的输入信号(电压信息VQ和xVQ)的放大级。电路还包括PMOS晶体 管440，其操作为被输入有由第二幅度电平变化单元417(BUS放大单元)和417x(xBUS)生 成的电压信息VQ和xVQ并将电压信息VQ和xVQ反馈到水平传送总线BUS和xBUS，即在用 于控制水平传送路径的幅度的方向上起作用的负载晶体管。使用这样的配置，关于作为数据传送路径的水平传送总线BUS和xBUS，作为负载 晶体管的PMOS晶体管440还操作为反馈晶体管。因此，由于水平传送总线BUS和xBUS上 的信息的幅度被控制得很小，高速操作是可能的。由作为放大级的操作为BUS放大单元的 第二幅度电平变化单元417和操作为xBUS放大单元的第二幅度电平变化单元417x放大作
28为差分放大器的差分放大单元418的输入，以将其改变为电压信息VQ和xVQ。因此，能够迅 速准确地比较电压信息。此外，由于传送数据作为互补信息，因此即使噪声被混合在水平传 送总线BUS和xBUS中，也能够消除噪声的影响。因此，噪声电阻较高。<配置例子中的电平控制动作>图6C和6D是用于说明图5B所示的配置例子中的第三电平调整单元416和416x 进行的电平控制动作的图。当以高速驱动高负载水平传送总线BUS和xBUS时，难以确保通过率(through rate)。这在图6C(1)中示出。没有提供第三电平调整单元416和416x。如图所示，应该被 放大到电源电压的水平传送总线BUS和xBUS的电势实际仅被放大了很小的幅度。这是因 为，由于水平传送总线BUS和xBUS中存在电阻并且缓冲器(此例中的NMOS晶体管420)中 存在有限的输出阻抗，因而由于所谓的CR延迟，电势被放大了很小的幅度。当以这种方式，电势仅被放大了很小的幅度时，很可能在信号中出现误差。这在图 6C⑵和6D⑴中示出。如图所示，当处于操作点接近于地侧的状态中的彼此相邻的各列中 的输出典型地不同并且在水平传送总线BUS和xBUS中典型地出现变化时，接近于地侧的状 态中的幅度很小，而当没有变化时幅度较大。水平传送总线BUS上的电势继续上升，直到数 据变化到H。然而，根据第二幅度电平变化单元417的动作，水平传送总线xBUS上的电势仍 然停留在预定电平。操作为BUS放大单元的第二幅度电平变化单元417的放大器输出端处的电压信息 VQ被供应至差分放大单元418的非反相输入(+)。操作为xBUS放大单元的第二幅度电平 变化单元417x的放大器输出端处的电压信息xVQ被供应至差分放大单元418的反相输入 (_)。由差分放大单元418比较并放大电压信息VQ和电压信息xVQ。因此，如图6D(2)所 示，用于再现差分放大单元418中的数据的阈值因为输出变化而改变。这引起误判(数据 的再现错误)。提供第三电平调整单元416和416x以解决该问题。作为第三电平调整单元416和 416x，例如，提供二极管连接的NMOS晶体管422。因而，当数据Q和xQ处于L电平时，能够 根据二极管连接的NMOS晶体管442和第二幅度电平变化单元417的动作，将用于对水平传 送总线BUS和xBUS充电的电势的上升限制到预定的第五电压电平VH5。换句话说，当第一 电平调整单元414和414x没有将水平传送总线BUS和xBUS驱动到地侧时(等效于数据Q 和xQ处于L电平时)，将对水平传送总线BUS和xBUS的充电控制到第五电压电平VH5 ( ε 二极管电压=约0. 6V)。因此，能够防止水平传送总线BUS和xBUS被过充电到电源电平。结果，幅度电平VL3到VL4被限制到二极管电压的范围，水平传送总线BUS和xBUS 上的信息具有非常小的幅度，并且高速反转操作是可能的。结果，如图6D(3)所示，即使当 水平传送总线BUS和xBUS中没有变化时，也不太容易发生数据的再现错误。为了使其更完 善，将幅度电平VL3到VH4设置得与二极管电压基本相等是明智的。如果设置NMOS晶体管 456的偏置电平使得在未出现第三电平调整单元416和416x时的上拉电势等于或高于二极 管电压，则由NMOS晶体管422将幅度电平VL3到VH4自动设置得与二极管电压基本相等。将上拉时的电势控制在预定范围(第五电压电平VH5)中的第三电平调整单元416 的结构不限于NMOS晶体管422是二极管连接的这种结构。例如，还能够使用Zener 二极管 或其他电压限制元件。然而，如果二极管的阴极接地(参考电压)侧，并且其阳极连接到前方的偏置线侧，则存在这样的优点可以容易地将上拉时的电势限制到预定范围(二极管 电压)。当MOS晶体管是二极管连接的时，容易将MOS晶体管合并入集成电路中。<配置例子中的信息再现动作和偏置电平之间的关系>图6E是用于说明图5B所示的配置例子中的NMOS晶体管464的偏置电平和差分 放大单元418的信息再现动作之间的关系的图。NMOS晶体管464的操作电流主要在第二幅 度电平变化单元417和417x的功耗和操作点上起作用。在功耗方面，可以使得功耗取决于 由偏置单元460生成的偏置电流(到NMOS晶体管456的栅极端的偏置电平)。因此，能够 根据传送速度改变偏置电流，并实现低功耗。另一方面，在操作点方面，当偏置电平彼此不一致并且在操作为BUS放大单元的 第二幅度电平变化单元417的放大器输出端处的操作点和在操作为xBUS放大单元的第二 幅度电平变化单元417x的放大器输出端处的操作点彼此不一致时，如图6E所示，在输入信 息和由差分放大单元418再现的电压信息VD所指示的再现信息之间发生偏移(shift)。在 图6E中，示出了很轻的偏移。然而，当放大器输出端处的操作点偏移较大时，有可能不能再 现信息。在数字数据的水平传送中，可通过在差分放大单元418的后一级处提供锁存器单 元419并大概在传送周期的中间捕获数字数据而提高数据再现的准确性。然而，在传送模 拟信息的情况下，难于以这样的方式提供数据再现的准确性。因此，如上所述，优选通过例如将在第二幅度电平变化单元417侧的NMOS晶体管 456和在第二幅度电平变化单元417x侧的NMOS晶体管456布置在彼此接近的位置上，使得 在放大器输出端处的电压信息VQ和电压信息xVQ呈现相似特性，从而将第二幅度电平变化 单元417和417x的性能设置得一致。<与类似配置例子的比较>作为与根据上述实施例的配置类似的机制，例如，关于用于动态半导体存储设备 的总线信号(输入和输出总线信号)的差分放大单元，JP-A-128870提出了这样一种机制， 其包括用于将由列解码器选择的互补位线上的信号传输到互补总线的部件；差分地输 入、比较并判断总线上的信号的差分放大器；以及提供在互补总线和差分放大器的差分输 入之间的电压电平转换器(例如，源跟随器电路)。通过使用电压电平转换器从电源电压降低判断传送路径的差电势的差分放大器 的差分输入电势，可以在饱和区使用CMOS结构的差分放大器。因此，能够增加整个放大器 操作的速度和增益。在JP-A-5-128870中所提出的机制中，电压电平转换器(例如源跟随器电路)不 具有放大功能。因此，通过将差分放大器(差分放大单元418)的输入设置为较大的幅度同 时将水平传送总线BUS和xBUS上的信息控制到较小的幅度，难以获得本实施例特有的作用 和效果能够通过将差分放大器(的输入设置为较大的幅度同时将数据路径控制到较小的 幅度而快速准确地比较电压信息，以实现高速传送。JP-A-2002-84460提出一种在CMOS成像设备中的使用串联连接的反馈电阻器和 输入电阻器而电压分布(voltage-distribute)放大的输出以获得电压分布的输出并使用 该电压分布的输出作为差分反转输入的机制。要传送的信息是模拟信息。由差分放大器生 成在与用于传送正相位信号的正相位信号线互补的负相位信号线上的负相位信号。可以将
30放大器增益设置为等于或大于1。能够获得放大程度大于1的、固定模式噪声被抑制的输出信号。然而，在JP-A-2002-84460中所公开的机制中，需要用于稳定模拟信息的时间。另 一方面，在根据本实施例的机制中，传送数字信息，并且仅需要保留可以比较二进制值的时 间。因此，在增加速度方面，此机制具有优势。<成像装置>图7是示出作为采用与根据本实施例的固态成像设备1相同的机制的物理信息获 取装置的例子的成像装置(摄像机系统)的示意结构的图。该成像装置8是获取可见光颜 色图像的成像装置。具体地，成像装置8包括摄像镜头802，其将载有位于诸如太阳光或荧光灯的光 源801下的对象Z的图像的光L导向成像装置侧并聚焦光L ；低通滤光器804 ；滤色器组 812，在其中例如以Bayer阵列布置R、G和B的过滤器；像素阵列单元10 ；驱动像素阵列单 元10的驱动控制单元7 ；列处理单元26，其将⑶S处理、AD转换处理等施加于从像素阵列 单元10输出的像素信号；以及摄像机信号处理单元810，其处理从列处理单元26输出的处 理图像数据。摄像机信号处理单元810包括成像信号处理单元820、以及用作控制整个成像装 置8的主控制单元的摄像机控制单元900。成像信号处理单元820包括信号分离单元822， 其具有原色分离功能，用于当使用除了原色过滤器之外的滤波器作为滤色器时，将从列AD 电路25b(见图1)供应的数字成像信号分离成R(红)、G(绿)和B(蓝)原色信号；以及颜 色信号处理单元830，其基于由信号分离单元822分离的原色信号R、G和B将信号处理施 加于颜色信号C。成像信号处理单元820还包括亮度信号处理单元840，其基于由信号分离单元 822分离的原色信号R、G和B将信号处理施加于亮度信号Y ；以及编码器860，其基于亮度 信号Y和颜色信号C生成视频信号VD。根据该实施例的摄像机控制单元900包括微处理器902、其形成由CPU(中央 处理单元)代表的计算机内核，在该CPU中，由计算机进行的算法操作和控制被集成在微 集成电路中；ROM(只读存储器)904，其作为专用于读出的存储单元；RAM(随机存取存储 器)906，其中可以重写数据并且可以从其随机读出数据，并且其是易失性存储单元的例子； 以及图中未示出的其他外设构件。也将微处理器902、R0M904和RAM906统称为微计算机。“易失性存储单元”意味着这样的存储单元在关闭装置的电源时，存储的内容被从 其擦除。另一方面，“非易失性存储单元”意味着即使关闭的装置的主电源也继续保持存储 的数据的存储单元。非易失性存储单元只需要能够继续保持存储的内容，并且不限于由半 导体制成的存储器元件本身具有非易失性的存储单元。非易失性存储单元可以是形成易失 性存储元件以通过提供备用电源而表现出非易失性的存储单元。摄像机控制单元900控制整个系统。用于摄像机控制单元900等的控制程序被存 储在ROM 904中。具体地，在此例子中，用于利用摄像机控制单元900设置各种控制脉冲的 开始和结束时间的程序被存储在ROM 904中。由摄像机控制单元900使用以进行各种处理 的数据等被存储在RAM 906中。诸如存储卡的记录介质924可以被可拆卸地插入到摄像机控制单元900中。摄像
31机控制单元900可以与诸如因特网的通信网络。例如，除了微处理器902、ROM 904和RAM 906之外，摄像机控制单元900包括存储器读出单元907和通信I/F(接口)908。基于用于曝光控制处理(包括电子快门控制)的来自亮度信号处理单元840的亮 度系统信号和各种控制脉冲的开始和结束时间，记录介质924用来登记使得微处理器902 进行软件处理的程序数据和诸如光度数据DL的收敛范围的各种设置值的数据。存储器读出单元907将从记录介质924读出的数据存储(安装)在RAM906中。通 信I/F 908调节该装置和诸如因特网的通信网络间的通信数据交换。在这样的成像装置8中，将驱动控制单元7和列处理单元8示出为与像素阵列单 元10分离的类模块单元。然而，如关于固态成像装置1所描述的，不用说，可以使用单芯片 的固态成像设备1，其中这些单元整体地形成在半导体衬底上，在该半导体衬底上形成了像 素阵列单元10。在图中，除了像素阵列单元10、驱动控制单元7、列处理单元26和摄像机信号处理 单元810之外，示出成像装置8还包括诸如拍摄镜头802的光学系统；低通滤光器；以及红 外线切断过滤器805。该形式适合于具有成像功能的类模块形式，其中在该类模块形式中， 这些单元被集合封装。关于固态成像设备1中的模块，如图所示，可以将固态成像设备1提供为具有成像 功能的类模块形式，其中在该类模块形式中，像素阵列单元10(成像单元)和诸如具有AD 转换功能和差分(CDS)处理功能的列处理单元26的、与像素阵列单元10侧紧密相关的信 号处理单元(除在列处理单元26的后一级处的摄像机信号处理单元)被集合封装。可以 在固态成像设备1的后一级处提供作为剩余信号处理单元的摄像机信号处理单元810以配 置整个成像装置，其中固态成像设备1被提供为类模块形式。可替换地，尽管图中未示出，但是可以将固态成像设备1提供为具有成像功能的 类模块形式，在该类模块形式中，像素阵列单元10和诸如拍摄镜头802的光学系统被集合 封装。除了将固态成像设备1提供在模块形式中之外，可以通过将摄像机810提供在模块 中来配置整个成像装置8。在固态成像设备1的模块形式中，可以包括摄像机信号处理单元810。在此情况 下，具体地，可以认为固态成像设备1与成像装置8是一致的。将这样的成像装置提供为例如具有用于进行“成像”的摄像机和成像功能的便携 装置。“成像”不仅包括在正常的摄像机拍摄期间捕获图像，而且包括更广意义上的指纹检 测等。具有这种结构的成像装置具有固态成像设备1的所有功能。可以将成像装置8的 基本结构和操作设置得与固态成像设备1的相同。通过应用本实施例作为数据存储/传送 及输出单元256和输出电路28，能够解决在水平传送中由于水平信号线18上的负载电容引 起的问题。已经参考实施例说明了本发明。然而，本发明的技术范围不限于实施例中所述的 技术范围。不脱离本发明的主旨，对本发明的各种修改和改进是可能的。通过这样的修改 和改进而替换或改进的形式也被包括在本发明的技术范围内。实施例并不限制根据权利要求的发明。实施例中所说明的所有特性的组合并不是 总本发明的解决手段所必需的。各种相位的发明都被包括在实施例在。可以通过多个公开的要素的适当组合而摘选各种发明。即使从实施例中所述的所有要素中删除一些要素，只 要能获得效果，就可以摘选从其中删除了一些要素的要素作为发明。<电子装置的应用>在上述例子中，本发明应用于对像素信号进行AD转换和水平传送的固态成像设 备和成像装置。然而，AD转换和数据传送的机制不仅可以应用于固态成像设备和成像装 置，而且可以应用于需要动态半导体存储设备中的诸如输入和输出信号的传送的各种电子
直ο本领域技术人员应当理解，只要在所附权利要求或其等效物的范围内，依据设计 需要和其他因素，可以发生各种修改、组合、子组合和变更。相关申请的交叉引用本发明包含与2007年5月18日在日本专利局提交的日本专利申请 JP2007-132787相关的主题，其全部内容被引用附于此。
3权利要求
一种固态成像设备，包括排列了单位像素的像素单元；互补信号生成单元，其基于从所述像素单元中的各个单位像素中读出的模拟像素信号，生成彼此具有互补性的两种互补信号；两种互补信号线，在其上传输所述两种互补信号；差分放大单元，其通过差分输入来接收所述两种互补信号线上的信号，并比较所述信号
2.根据权利要求1的固态成像设备，其中在所述像素单元中，以矩阵形状排列所述单位像素，以及所述固态成像设备还包括从所述像素单元的各个单位像素中读出模拟像素信号的垂 直扫描单元。
3.根据权利要求1的固态成像设备，还包括AD转换单元，其将从所述像素单元中的各 个单位像素中读出的所述模拟像素信号转换成数字数据，其中所述两种互补信号是互补位数据。
4.根据权利要求1的固态成像设备，其还包括互补信号放大单元，其放大所述两种互补信号线上的各个信号，其中所述差分放大单元通过差分输入来接收由所述互补信号放大单元放大的各个信号。
5.根据权利要求4的固态成像设备，其中所述互补信号放大单元具有反馈电路，该反 馈电路在用于基于放大的信号来控制所述互补信号线上的信号的幅度的方向上起作用。
6.根据权利要求5的固态成像设备，还包括第一电平调整单元，包括下拉所述互补信号线的电势的驱动晶体管；以及 第二电平调整单元，包括上拉所述互补信号线的电势的负载晶体管，其中 所述反馈电路将所述放大的信号供应至所述负载晶体管的控制输入端。
7.根据权利要求6的固态成像设备，还包括控制以在预定范围内上拉所述电势的第三 电平调整单元。
8.根据权利要求7的固态成像设备，其中所述第三电平调整单元具有在所述互补信号 线和参考电压之间正向连接的二极管。
全文摘要
提供了一种固态成像设备。该固态成像设备包括排列了单位像素的像素单元；互补信号生成单元，其基于从所述像素单元中的各个单位像素中读出的模拟像素信号，生成彼此具有互补性的两种互补信号；两种互补信号线，在其上传输所述两种互补信号；以及差分放大单元，其通过差分输入来接收所述两种互补信号线上的信号，并比较所述信号。
文档编号H04N5/378GK101984653SQ20101054417
公开日2011年3月9日 申请日期2008年5月19日 优先权日2007年5月18日
发明者田浦忠行 申请人:索尼株式会社