基板接合方法和电子部件的制作方法

专利名称：：基板接合方法和电子部件的制作方法
技术领域：
：本发明涉及基板接合方法和电子部件。具体地说，本发明涉及将其上制作有IC元件和MEMS元件的基板集成的基板接合方法。特别是涉及用于通过将晶片基板直接纵向集成来进行晶片级封装(WaferLevelPackaging)的基板接合方法。
背景技术：
：在MEMS(MicroElectoro-MechanicalSystem)装置的制造工序中，一般，对其上制作有2个以上MEMS元件的晶片进行切割而制成芯片，并将分割开的一个一个的芯片(MEMS元件)安装在封装盒体中，用罩(cover)盖住封装盒体的开口。但是，在这样的制造方法中，由于用封装盒体和罩一个一个地封装MEMS元件，因此不仅MEMS装置的制造工序变得繁杂，而且在制造过程中，污物和尘埃会附着在MEMS元件上，从而成品率易降低。并且，受封装盒体的制约，MEMS元件的小型化也受到限制。因此，将MEMS元件等以原有晶片状态封装的晶片级接合技术或者晶片级封装这样的技术受到瞩目。在该方法中，将其上制作有2个以上元件的晶片(例如其上制作有2个以上CMOS等IC元件的晶片和其上制作有2个以上MEMS元件的晶片)相互纵向集成(叠合)，使晶片相互接合起来，各个成对的MEMS元件和IC元件被封入一个一个的晶片间的格子(cdl)内。此后，如果以各格子为单位通过切割等将接合起来的晶片切开，则可以得到在原本是晶片的封装体内容纳有MEMS元件和IC元件的MEMS装置。利用这样的制造方法，在MEMS元件和IC元件被封入晶片间的状态下被单个切割下来，因此MEMS元件等不易附着污物和尘埃，并且还不会将具有可动部的MEMS元件以裸芯片状态进行操作，其结果MEMS装置的成品率得到提高。此外，还能够实现MEMS装置的小型化，同时由于能够增大每片晶片可得到的MEMS装置数，因此在降低成本方面也有效果。但是，为了将这样的晶片级接合技术实用化，存在如下必须解决的课题。当将在其上制作有CMOS等IC元件和MEMS元件等的晶片纵向集成来进行晶片级接合(封装)时，需要在纵向集成后的晶片间同时实现绝缘和导通。例如，在晶片间的接合面需要绝缘，在元件的电极之间需要导通。因此，在晶片间的接合面上设置绝缘膜后，将2片晶片接合(专利文献1)。此时，为了获得晶片间的接合强度和可靠性，对成为接合面的绝缘膜要求充分的平滑性。并且，当需要确保晶片间的气密封性时，绝缘膜也需要具有充分的平滑性。作为用于接合面的一般的绝缘膜，有SiOj莫(专利文献1)。作为形成Si02膜的方法，包括利用热氧化的成膜方法(专利文献2)和利用以溅射为代表的PVD(PhysicalVaporDeposition:物理气相沉积)的成膜方法(专利文献3)。如果利用使Si晶片的表面发生热氧化来形成绝缘膜(Si02膜)的热氧化法，则形成的Si02膜具有充分的表面平滑性和膜厚均匀性。但是，热氧化法是在氧气气氛中将晶片加热到约100(TC来成膜的高温工艺，因此会对设置在晶片上的布线图案造成热损害，布线图案有断线之虞。并且，如果利用以溅射所代表的PVD法，则能够利用IO(TC左右的低温工艺来形成SiOj莫，不会对布线图案造成热损害。但是，在PVD法中，由于形成的SiOj莫的表面平滑性和膜厚均匀性不够，因此存在不能充分得到与晶片的接合强度和可靠性这样的问题。在LSI等的制造中，有时通过研磨(CMP:化学机械抛光)接合面来得到平滑性，但是对MEMS元件来说，在晶片的正反面设置有结构物和电极等，具有复杂的结构，因此研磨有可能造成MEMS元件破损，所以不能通过研磨得到平滑性。因而，也就无法通过研磨使利用PVD法形成的sicy莫平滑。专利文献l:日本特开专利文献2:日本特开专利文献3:日本特表2007-184546号公报2004-160607号公报2007-509578号公报
发明内容本发明是鉴于这样的技术课题而作出的，其目的在于提供一种基板接合方法，该方法能够利用较低温的工艺形成平滑的SiOj莫，并能够通过平滑的Si02膜使基板彼此可靠地接合起来。本发明的基板接合方法的特征在于，其具有成膜工序和接合工序，在所述成膜工序中，通过利用以TEOS为原材料的CVD法使Si02膜沉积在第1基板和第2基板之中的至少一方基板上，形成接合用绝缘膜；在所述接合工序中，通过上述接合用绝缘膜使上述第1基板和上述第2基板接合。在本发明的基板接合方法中，通过使以TEOS为原材料生成的Si02膜沉积来形成接合用绝缘膜，这样成膜得到的绝缘膜(TEOS-Si02膜)的表面平滑性高，并且膜厚均匀性高，因此通过使该接合用绝缘膜与配对的另一方基板进行面接触，能够在确保绝缘性的同时将基板彼此牢固地接合起来。并且，接合用绝缘膜的表面平滑性和膜厚均匀性较高，因此不需要如利用溅射制造的绝缘膜那样在成膜后进行研磨，不存在因研磨导致元件破损的可能性，能够简化基板接合前的工艺，并且工艺的自由度得到提高。此外，在通过CVD法以TEOS为原材料生成SiOj莫的方法中，能够使用较低温的成膜装置在约50(TC以下的温度形成TEOS-Si02膜，因此不存在A1的布线图案发生熔化或破损的可能性，最终制品的成品率得到提高的同时，可靠性亦获提高。另外，作为通过接合用绝缘膜使第1基板和第2基板接合的方式，包括使设置在一方基板上的接合用绝缘膜与另一方基板的表面接合的情况，以及使设置在一方基板上的接合用绝缘膜与设置在另一方基板上的接合用绝缘膜接合的情况。6本发明的基板接合方法的一个实施方式的特征在于，在上述第1基板的电极和上述第2基板的电极之中的一方电极上设置由能塑性变形的金属形成的接合用电极，在上述接合工序中将第1基板和第2基板重叠来接合时，使上述接合用电极与另一方基板的电极抵接后，再使上述接合用绝缘膜抵接，由此使上述接合用电极与另一方基板的电极压接。此处所说的能塑性变形的金属是指硬度小于基板硬度的金属，例如Au、Al、Cu、Ag等。利用所述的实施方式，能够在通过接合用绝缘膜将基板彼此绝缘接合的同时，通过接合用电极将两基板的电极彼此导电接合起来。本发明的基板接合方法的另一实施方式的特征在于，在上述接合工序中，利用使接合表面活化的接合方法，通过上述接合用绝缘膜使上述第1基板和上述第2基板接合起来。此处所说的使接合表面活化的接合方法是指，利用离子枪或等离子体使接合表面活化后再进行接合的方法，例如有常温接合、等离子体接合等。利用所述的实施方式，将基板彼此接合时能够在较低温下(特别优选常温下)接合，因此接合时元件的布线图案等无损伤之虞。并且，接合后不需要冷却制品，因此生产率得到提高。本发明的基板接合方法的另一实施方式的特征在于，上述第1基板为晶片基板，上述第2基板为其上制作有2个以上元件的晶片基板，将上述第1基板和上述第2基板接合后，将接合起来的基板以设置有上述元件的区域为单位进行切断。利用所述的实施方式，在将晶片基板彼此接合起来后，以各元件为单位将晶片基板切断，制作出制品，因此能够一直以晶片状态进行处理，直至制品完成的最终阶段，从而制造合格率得到提高。此时，接合起来的晶片基板也可以在相邻的接合用绝缘膜彼此的中间切断。在这样的切断方法中，不易对接合用绝缘膜施加负荷。另外，接合起来的晶片基板也可以在将接合用绝缘膜分割开的位置切断。利用这样的切断方法，能够简化接合用绝缘膜的成膜图案。本发明的基板接合方法的再一实施方式的特征在于，将3片以上的多片基板接合。这是因为，可以通过将2片基板的接合方法应用于各基板间，从而将3片以上的基板集成一体化。本发明的电子部件的特征在于，禾佣以TEOS为原材料生成的Si02膜，在第1基板和其上制作有元件的第2基板之中的至少一方基板上形成接合用绝缘膜，通过上述接合用绝缘膜将上述第1基板和上述第2基板接合起来，从而在两基板间密封上述元件。在本发明的电子部件中，通过使以TEOS为原材料生成的Si02膜沉积而形成接合用绝缘膜，由于这样成膜得到的绝缘膜(TEOS-Si02膜)的表面平滑性高，并且膜厚均匀性高，因此通过使该接合用绝缘膜与配对的另一方基板进行面接触，能够将基板彼此牢固地接合起来。并且，接合用绝缘膜的表面平滑性和膜厚均匀性高，因此不需要如利用溅射制造的绝缘膜那样在成膜后进行研磨，不存在因研磨导致元件破损的可能性，能够简化基板的接合工艺。并且，在以TEOS为原材料生成SiOj莫的方法中，能够使用较低温的成膜装置，因此元件的布线图案等不易受损。另外，用于解决本发明中的上述课题的方法具有适当组合以上说明的构成要件的特征，并且在本发明中，通过所述的构成要件的组合而能够进行多种变形。图1是表示本发明的一实施方式中的晶片级接合的状态的立体图，表示要将其上制作有MEMS元件的晶片和其上制作有IC元件的晶片接合的状态。图2是将图1的晶片相互接合起来并进行切割所得到的MEMS装置的分解立体图。图3(a)图3(d)是表示直到在一方晶片上形成An突起电极的工序的示意性截面图。图4(a)图4(d)是表示直到在另一方晶片上形成绝缘密封部的工序的示意性截面图。图5是表示将其上形成有Au突起电极的晶片和其上形成有绝缘密封部的晶片纵向集成而接合一体化的状态的示意性截面图。图6是将纵向集成后的晶片切割得到的MEMS装置的示意性截面图。8图7是说明用于形成TEOS-SiOj莫的CVD装置的构成的示意图。图8(a)图8(c)是说明将晶片彼此常温接合的工序的示意图。图9表示用显微镜观察到的TEOS-SiOj莫的样子。图IO表示用显微镜观察到的通过溅射形成的SiOj莫的样子。图11是表示形成了TEOS-Si02膜的晶片上的、Si02膜的面内膜厚偏差的图。图12是表示通过溅射形成了SiOj莫的晶片上的、SiOj莫的面内膜厚偏差的图。图13是表示本发明的另一实施方式中的MEMS装置的分解立体图。符号说明11晶片lla罩基板12IC元件13绝缘密封部14电极21曰Hr曰曰斤21a基板22MEMS元件23电极26Au突起电极31MEMS装置41等离子体CVD装置42腔室43原料容器44供给管45TEOS罐47喷淋头51离子枪52Ar+离子53Si02分子54结合键具体实施例方式下面，参照附图，对本发明的优选实施方式进行说明。下面参照附图来说明本发明的一实施方式。图1表示将通过纵向集成而被晶片级接合的2片晶片。分别使用MEMS制造技术和半导体制造技术在各晶片上制作了2个以上微小元件。可以安装任意的元件作为在2片晶片上制作的元件，例如，MEMS元件(诸如传感器和转换器等)与IC元件(诸如IC、LSI和ASIC等)的组合、IC元件与IC元件的组合、MEMS元件与MEMS元件的组合等。并且，一方晶片也可以是无元件的仅密封用的晶片。在下文中，对第一种组合(即在一方晶片上制作了2个以上的MEMS元件，而在另一方晶片上制作IC元件的情况)进行说明。在图1所示的一方晶片ll(Si晶片)上每隔一定间距制作了2个以上的IC元件12，各IC元件12的周围被由TEOS-SiOj莫形成的绝缘密封部13(接合用绝缘膜)包围。在另一方晶片21(Si晶片)上与IC元件12对应地每隔一定间距制作了2个以上MEMS元件22。图2是MEMS装置31的分解立体图，该MEMS装置31是通过将晶片11和晶片21纵向集成而接合一体化后，通过切割将晶片11、21切成一个一个而得到的。在由晶片21的一部分形成的基板21a上形成有MEMS元件22。在图2中，MEMS元件22表示单轴加速度传感器，位于基板21a的凹部34内的重锤(重D)32被悬臂33支持着。重锤32通过感应加速度而会上下位移，可以利用静电电容式或压电电阻式对该位移进行计测，并将计测信号向一部分电极23输出。在由晶片11的一部分形成的罩基板lla上设置IC元件12，该IC元件12用于对来自MEMS元件22的计测信号进行信号处理。并且，绝缘密封部13以框状包围罩基板lla的内表面外周部。在罩基板lla下表面的周边部设有与IC元件12导通的2个以上电极14。在基板21a的周边部上表面上还设有2个以上电极23。电极14和电极23是在Cr电极膜的表面上镀覆Au而成的，两电极14、23设置在相互对应的位置上。各电极23通过贯通基板21a的通孔(tf了尔一》)24与下表面的凸点(V、'y:7。:)25导通。并且，在各电极23的上表面设置有由Au形成的突起电极26(接合用电极)，电极14和电极23通过分别与Au突起电极26压接而被导通。因此，罩基板lla侧的电极14还与下表面的凸点25导通。另外，突起电极26的材质为硬度低于6.5GPa(即低于Si的硬度)的金属即可，并不限于Au，还可以是A1、Cu、Ag等。这样，对于设置在罩基板lla上的绝缘密封部13来说，在如图l所示的晶片状态下，通过常温接合(DirectBonding)、等离子体接合(PlasmaBonding)等使接合表面活化的接合方法，将绝缘密封部13接合在基板21a的上表面，从而使罩基板lla和基板21a—体化。并且，在与电路基板等凸点连接的MEMS装置31中，按照一条凸点25—通孔24—电极23—Au突起电极26—电极14的路径对IC元件12供给电力。此外，按照一条电极23—Au突起电极26—电极14的路径向IC元件12输送由MEMS元件22输出的计测信号。经IC元件12信号处理的输出信号按照一条电极14—Au突起电极26—电极23—通孔24—凸点25的路径向外部输出。接下来，通过图3图6，对从如图1所示的晶片状态到制作如图2所示的MEMS装置31的工序进行更详细地说明。图3(a)图3(d)是表示直到在晶片21上形成Au突起电极26的工序的示意性截面图。图4(a)图4(d)是表示直到在晶片11上形成绝缘密封部13的工序的示意性截面图。图5是表示将形成有Au突起电极26的晶片21和形成有绝缘密封部13的晶片11纵向集成而接合一体化的状态的示意性截面图。图6为MEMS装置3的示意性截面图，该MEMS装置31是对纵向集成后的晶片11、21进行切割而得到的。图3(a)的晶片21是使用MEMS制造技术在Si晶片上制作2个以上的MEMS元件22并且在必要之处形成了通孔24的晶片。通过对该晶片21进行清洗后，利用CVD(chemicalvapordeposition:化学气相沉积)法在晶片21的上表面形成TEOS-SiOj莫，从而如图3(b)所示，在晶片21上表面形成基板绝缘膜27。此时，成为与晶片11接合的接合面的区域(各MEMS元件22的周围)通过预先遮盖而没有形成基板绝缘膜27，从而使所述区域的晶片21的表面露出。接着，如图3(c)所示，在基板绝缘膜27上的预定位置形成由下层Cr/上层Au构成的二层结构的电极23，进而如图3(d)所示，在各电极23之上设置Au突起电极26。图4(a)的晶片11是通过半导体制造工艺在Si晶片上制作了2个以上IC元件12的晶片。对该晶片11进行清洗后，利用CVD法在晶片11的上表面形成TEOS-SiOj莫，从而如图4(b)所示，在晶片ll整个上表面形成下层绝缘膜15。接着，如图4(c)所示，在下层绝缘膜15之上的预定位置形成由下层Cr/上层Au构成的二层结构的电极14。进而如图4(d)所示，通过利用CVD法在下层绝缘膜15之上形成TEOS-SK)2膜，来形成上层绝缘膜16，再利用CVD法由TEOS-Si02膜在成为与晶片21接合的接合面的区域形成绝缘密封部13，绝缘密封部13包围IC元件12的周围。此时使电极14从上层绝缘膜16中露出。绝缘密封部13的厚度充分厚于上层绝缘膜16，基板绝缘膜27、电极23和Au突起电极26的厚度之和H大于从电极14的表面起测量的到绝缘密封部13的上表面的高度h。这样，做好将IC元件晶片11和MEMS元件晶片21接合的准备后，利用有机溶剂或酸清洗晶片11、21后，如图5所示，将晶片11上下翻转，并叠放在晶片21之上，使晶片11的绝缘密封部13与晶片21的接合面相对，同时使晶片21的Au突起电极26与晶片11的电极14相对。由于基板绝缘膜27、电极23和Au突起电极26的厚度之和H大于从电极14的表面起测量的到绝缘密封部13的上表面的高度h，因此重叠晶片11、21后，Au突起电极26与晶片11的电极14接触。由于Au突起电极26柔软，所以如果将晶片11压在晶片21上，直到绝缘密封部13与晶片21的表面接触，则Au突起电极26被压扁而与电极14压接，从而电极14与电极23电导通。接着，通过常温接合或者等离子体接合，使由TEOS-Si02膜形成的绝缘密封部13与晶片21的表面接合，从而将晶片11和晶片21—体化。由此，能够在确保电导通的同时，通过用绝缘密封部13完全密封来完全隔绝外部气氛。接着，在晶片21的背面设置凸点25后，若利用划片刀等在跨过相邻的绝缘密封部13间的位置(图5的c-c线)切断纵向集成后的晶片11、21，则如图6所示，制成了在由基板21a和罩基板lla构成的封装体内密封有MEMS元件22和IC元件12的MEMS装置31。需要说明的是，在图5中，在相邻的绝缘密封部13之间进行了切断，然而也可以预先使绝缘密封部13的宽度充分大于划片刀的厚度，在将绝缘密封部13分割开的位置切断晶片ll、21。在上述制造工艺中描述的TEOS-Si02膜是指以TEOS(即"四乙氧基硅烷"(Tetraethoxysilane)Si(OC2H5)4)为原材料并将以TEOS为原材料生成的Si02沉积在成膜面上而得到的膜。此处，利用CVD法以TEOS为原材料生成了Si02。用于形成TEOS-SiOj莫的等离子体CVD装置41示于图7。在该等离子体CVD装置41中，由供给管44将成膜用的腔室42和原料容器43连接。在原料容器43内储存着由TEOS罐45供给的液态TEOS。原料容器43保持在5(TC左右的温度，在原料容器43内气化的TEOS的蒸气通过供给管44送至腔室42。腔室42内保持在1Torr10Torr的低压，晶片11或21被保持在台46上。利用加热器等对台46上的晶片11或21进行加热，并保持基板温度在200。C500。C(优选300。C左右)。由供给管44供给的气化TEOS由腔室42内的喷淋头47喷出。由喷淋头47喷出的TEOS被等离子体放电的能量分解(切断除Si-O键以外的键)，生成Si02分子。通过将该Si02分子沉积在晶片11或21上，在晶片11或21上形成TEOS-SiOj莫。需要说明的是，上述成膜条件和其他成膜条件汇总如下。原料室温度5(TC左右成膜压力1Torr10Torr成膜温度200°C500°C等离子体功率400W左右承载盘(寸七7。夕)距离5mm20mm在上述制造工艺中，通过常温接合等将形成有TE0S-Si02膜的晶片彼此接合，该常温接合这样的接合方法是以如图8所示的原理进行接合的方法。将要接合的晶片11、21放入接合装置的腔室内。腔室内为常温，真空度(活化前真空度)被保持在1.0xl(^Pa左右的高真空。如图8(a)所示，当由离子枪51对设置在腔室内的晶片照射Ar+离子52时，Ar+离子52喷射于Si02分子53，使Si02分子53被冲击吹掉。照射l10分钟Ar+离子52后，如图8(b)所示，在整个接合面上Si02分子53被吹掉，使结合键54露出，从而将晶片11、21的表面(接合面)活化。如后所述，TEOS-Si02膜的表面平滑性高，因此这样活化晶片表面时，能够均匀一致地活化。如果将这样活化的接合面相互叠合而使它们接合起来，则如图8(c)所示，能够在常温下且不使用粘接树脂等来进行牢固的接合。需要说明的是，在图8的原理说明中，对将形成有TEOS-Si02膜的接合面彼此常温接合的情况进行了说明，然而如图5的制造工艺那样，也可以将形成在一方晶片的接合面上的TEOS-Si02膜(绝缘密封部13)和在另一方晶片的接合面露出的Si晶片面常温接合(仅将一方的接合面活化的情况)。并且，当一方晶片为未形成元件的仅密封用的晶片时，可以在密封用的晶片的接合面上利用热氧化形成SiOj莫，或者也可以通过研磨(CMP)来将利用溅射形成的SiOj莫平滑化。以上，对本发明的一实施方式的接合方法进行了说明，利用该方法，能够得到具有充分的表面平滑性和膜厚均匀性的接合用绝缘膜。即，利用以CVD法形成TEOS-SiOj莫的方法，通过较低温的成膜工艺能够得到具有充分的表面平滑性和膜厚均匀性的SiOj莫。此处所说的较低温是指不对制作在晶片上的IC元件等元件和布线图案造成损害这种程度的温度，例如对于Cu布线的情况而言，为50(TC以下，对于A1布线的情况而言，为40(TC以下。对利用cvd法形成的TEos-sicy莫、利用热氧化法形成的sicy莫和利用溅射法形成的Si02膜的表面平滑性、膜厚均匀性、成膜工艺的温度进行比较，在下表l中列出了比较结果。表1<table>tableseeoriginaldocumentpage15</column></row><table>此外，图9为利用CVD法形成的TEOS-SiCy莫的放大的显微镜照片。图10是利用溅射法形成的Si02膜的放大的显微镜照片。在溅射法的情况中，如由图10可以看到的那样，表面粗糙度非常大，平均表面粗糙度Ra:3.7nm、最大高低差Rmax=34.3mn。为了通过常温接合使晶片彼此接合起来，要求平均表面粗糙度为lnm以下、最大高低差为10nm以下，因此对于利用溅射法制造的Si02膜，必须通过研磨将表面平滑化。但是，由于MEMS元件等结构物存在，因此不能研磨晶片，导致溅射法无法使用。因而，对于表1的表面平滑性，溅射法评价为"X(差)"。相对于此，在TEOS-SiOj莫的CVD法的情况中，如由图9可以看到的那样，表面粗糙度非常小，平均表面粗糙度Ra=0.2nm，最大高低差Rmax-5.7nm。这些值满足平均表面粗糙度为lnm以下、最大高低差为10nm以下这样的要求。因而，对于表l的表面平滑性，TEOS-Si02膜的CVD法与热氧化法同样评价为"(优)"。接下来，图11是表示利用CVD法形成了TEOS-Si02膜的直径8英寸的晶片上的、Si02膜的面内膜厚偏差的图。图12是表示利用溅射法形成了Si02膜的直径8英寸的晶片上的、SiOj莫的面内膜厚偏差的图。将各膜厚以最大膜厚为1.000进行了归一化。在溅射法的情况中，如图12所示，面内膜厚偏差为5%以上。因而，对于表1的膜厚均匀性，溅射法评价为"X(差)"。相对于此，在TEOS-Si02膜的CVD法的情况中，如图11所示，对于面内膜厚偏差来说，除端部的一小部分以外，得到了相当良好的膜厚均匀性，面内膜厚偏差为1%以下。因而，对于表1的表面平滑性，TEOS-Si02膜的CVD法与热氧化法同样地评价为"(优)"。并且，在溅射法的情况中，成膜工艺中的基板温度非常低，约为IO(TC，因此布线图案等出现损伤的可能性非常小。因而，对于表l的工艺温度，溅射法评价为"优"。另一方面，在热氧化法的情况中，基板温度约为IOO(TC，因此布线图案等出现损伤的可能性较高。因而，对于表1的工艺温度，热氧化法评价为"不可行"。相对于此，在TEOS-Si02膜的CVD法的情况中，基板温度为200'C500°C、优选为30(TC左右，因此虽然比溅射法的温度高，但在这样的温度下，布线图案等无损伤之虞，因此对于表1的工艺温度，TEOS-Si02膜的CVD法评价为"良"。如上所述，利用本实施方式的晶片级接合方法，通过低温工艺能够形成表面平滑性和膜厚均匀性优异的接合用绝缘膜。由于能够使成膜工艺为50(TC以下的低温工艺，因此通过与常温接合等组合，能够使MEMS装置31的制造工序本身成为低温工艺，从而不易对Al等的布线图案和MEMS结构物造成损伤。并且，通过使用常温接合等，不需要对MEMS装置31进行冷却，因此制造效率得到提高。并且，通过使用以CVD法形成的TEOS-SiCy莫作为接合用绝缘膜，能够得到高的表面平滑性和膜厚均匀性，因此，借助该接合用绝缘膜，能够使晶片彼此在保持绝缘状态下接合起来，由此能够得到高接合强度，同时接合处的可靠性也得到提高。并且，通过将晶片彼此接合，还能够得到高密封性和高气密性。此外，不需要如溅射等的PVD法的情况那样来研磨接合用绝缘膜，能够使用保持着成膜后状态的(asdeposition)接合用绝缘膜，因此MEMS装置31的制造工艺的自由度也得到提高。需要说明的是，在图8中，对常温接合的情况进行了说明，利用本接合方法能够得到具有充分的平滑性和膜厚均匀性的Si02膜，并且由于低温工艺是可行的，因此不限于常温接合，还能够使用等离子体接合。并且，在上述实施方式中，对接合2片晶片的情况进行了说明，但也可以是接合3片以上的多片晶片的情况。例如，在图13所示的MEMS装置61中，在设置于基板21a中的上下贯通的贯通孔64内配置重锤62，由两方向的悬臂63支持着重锤62。g卩，在基板21a内设置了双轴型的加速度传感器作为MEMS元件22。在这样的MEMS装置61中，贯通孔64也在下表面开口，因此为了密封MEMS元件22，用罩基板lla仅覆盖上表面是不够的，还需要密封下表面。因此，下表面也要用罩基板71a覆盖。罩基板71a也具有与罩基板lla同样的结构，罩基板71a具备IC元件72、电极74，并且在周边部具有由TEOS-Si02膜形成的基板密封部73(接合用绝缘膜)。需要说明的是，在基板21a的下表面与电极74相对地设置有电极65和Au突起电极。对于这样的3层结构的MEMS装置61的情况，也与2层的情况同样地制造。即，通过绝缘密封部13将晶片11(其上制作有2个以上IC元件12)和晶片21(其上制作有2个以上MEMS元件22)常温接合，并且通过基板密封部73将其上制作有2个以上IC元件72的晶片(罩基板71a的母基板)和晶片21常温接合，得到3层结构的晶片，通过对该3层结构的晶片进行切割，制作MEMS装置61。需要说明的是，在上述实施方式中，对将基板以晶片状态接合并将接合起来的晶片切断的晶片级接合(晶片级封装)进行了说明，然而本发明也能够适用于芯片级的接合。例如，可以切断晶片11，制作芯片状的基板lla，并且切断晶片21，制作芯片状的基板21a后，通过TEOS-Si02膜和常温接合等将该芯片状态下的基板lla、21a相互接合起来。权利要求1.一种基板接合方法，该方法具有成膜工序和接合工序，在所述成膜工序中，通过利用以TEOS为原材料的CVD法使SiO2膜沉积在第1基板和第2基板之中的至少一方基板上，形成接合用绝缘膜；在所述接合工序中，通过所述接合用绝缘膜使所述第1基板和所述第2基板接合。2.如权利要求1所述的基板接合方法，其特征在于，在所述第l基板的电极和所述第2基板的电极之中的一方电极上设置由能塑性变形的金属形成的接合用电极，当在所述接合工序中将第1基板和第2基板重叠来接合时，使所述接合用电极与另一方基板的电极抵接后，再使所述接合用绝缘膜抵接，由此使所述接合用电极与另一方基板的电极压接。3.如权利要求1所述的基板接合方法，其特征在于，在所述接合工序中，利用使接合表面活化的接合方法，通过所述接合用绝缘膜使所述第1基板和所述第2基板接合。4.如权利要求1所述的基板接合方法，其特征在于，所述第1基板为晶片基板，所述第2基板为其上制作有2个以上元件的晶片基板，将所述第1基板和所述第2基板接合后，以设置有所述元件的区域为单位切断接合起来的基板。5.如权利要求4所述的基板接合方法，其特征在于，在相邻的接合用绝缘膜彼此的中间切断接合起来的基板。6.如权利要求4所述的基板接合方法，其特征在于，在将接合用绝缘膜分割开的位置切断接合起来的基板。7.如权利要求1所述的基板接合方法，其特征在于，将3片以上的多片基板接合。8.—种电子部件，其特征在于，利用以TEOS为原材料生成的Si02膜，在第1基板和其上制作有元件的第2基板之中的至少一方基板上形成接合用绝缘膜，并通过所述接合用绝缘膜使所述第1基板和所述第2基板接合，从而在两基板间密封所述元件。全文摘要本发明涉及基板接合方法和电子部件。本发明提供一种晶片级接合方法，该方法能够利用较低温的工艺形成平滑的SiO₂膜，并能够通过平滑的SiO₂膜使晶片之间可靠地接合起来。利用以TEOS为原材料的等离子体CVD法，在晶片(11)的接合面上形成绝缘密封部(13)。在晶片(21)的电极(23)上设置Au突起电极(26)。将晶片(11)、(21)纵向集成，使晶片(21)的Au突起电极(26)与晶片(11)的电极(14)压接以使电极(23)、(14)之间电连接，同时将绝缘密封部(13)常温接合在晶片(21)的接合面上，从而形成一体。文档编号B81C3/00GK101628705SQ20091015981公开日2010年1月20日申请日期2009年7月10日优先权日2008年7月14日发明者塩崎真良,森口诚申请人:欧姆龙株式会社