专利名称：制备SOI上双层隔离混合晶向后栅型反型模式SiNWFET的方法
技术领域：
本发明涉及半导体场效应晶体管技术领域，尤其涉及一种制备SOI上双层隔离混合晶向后栅型反型模式SiNWFET的工艺步骤。
背景技术：
通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定律。当前，场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层厚，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应 和栅极漏电流使晶体管的开关性能变坏。纳米线场效应晶体管(NWFET，Nanowire MOSFET)有望解决这一问题。一方面，小的沟道厚度和宽度使NWFET的栅极更接近于沟道的各个部分，有助于晶体管栅极调制能力的增强，而且它们大多采用围栅结构，栅极从多个方向对沟道进行调制，能够进一步增强调制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和工艺在半导体工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(SiNWFET)的制作更容易与当前工艺兼容。NWFET的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对于Si纳米线的制作，前者主要利用光刻(光学光刻或电子束光刻)和刻蚀(ICP、RIE刻蚀或湿法腐蚀)工艺，后者主要基于金属催化的气-液-固(VLS)生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适合SiNWFET的制备，因此目前的硅纳米线场效应晶体管中的SiNW主要是通过自上而下的工艺路线制备。同时，现有的纳米线场效应晶体管也有其自身的缺陷。
美国专利US20110254101A1中公开一种混合材料反型模式圆柱体全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为圆型。美国专利US20110254102A1中公开了一种混合晶向反型模式全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为跑道型。美国专利US20110248354A1中公开了一种混合材料反型模式全包围栅CMOS场效应晶体管的结构示意图。所述全包围栅CMOS场效应晶体管被栅极区500’全包围的沟道301’、401’截面为跑道型。上述公开文件中都采用反型模式混合晶向的M0SFET，其都存在以下缺陷(1)NMOS区300’和PMOS区400’共用同一栅极区500’，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构；(2)NMOS区300’和PMOS区400’共用同一栅极区500’，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；(3)实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大。
发明内容
本发明是针对现有技术中，现有的半导体纳米线MOSFET无法实现NMOS和PMOS分离结构，无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节，以及实现针对NMOS和PMOS分别进行源漏离子注入的工艺难度大等缺陷提供一种制备SOI上双层隔离混合晶向后栅型反型模式SiNWFET的方法。
为了实现上述目的本发明提供一种制备SOI上双层隔离混合晶向后栅型反型模式SiNWFET的方法，包括以下顺序步骤
步骤I :在SOI顶层先后形成SiGe层、Si层和SiGe层和SOI硅片上的沟道区P型离子注入
步骤2 :对器件进行光刻工艺，刻蚀形成鳍形有源区，利用选择性刻蚀技术去除鳍形有源区中的SiGe层，形成SiNWFET沟道的硅纳米线；
步骤3 :在器件上沉积隔离介质层，采用化学机械研磨去除多余的隔离介质材料；
步骤4 :对下层NMOS进行源漏区离子注入和退火，
步骤5 :在SiNWFET沟道的硅纳米线上方的隔离介质层上进行光刻和选择性刻蚀形成栅极沟槽，所述栅极沟槽中暴露出硅纳米线；
步骤6 :对器件进行栅极氧化层工艺；再在栅极氧化层淀积栅极材料，采用化学机械研磨去除多余的栅极材料，对器件进行金属、半导体合金工艺处理形成下层SiNW反型模式NM0SFET 结构；
步骤7 :在器件上沉积下层NM0SFET的ILD层，在ILD层表面、Si键合片和下面已制备有(100)/〈110〉SiNW NM0SFET的支撑片低温键合处理，使得ILD层上形成一(110)表面晶向Si层；
步骤8 :在上步骤形成的Si层上重复进行上述步骤I至6所述的步骤，形成上层SiNW反型模式PM0SFET结构，所述Si层选用N型离子进行沟道的离子掺杂；
步骤9 :通过后道金属互连工艺引出下层NM0SFET和上层PM0SFET各端口。在本发明的一个优选实施例中，其中所述步骤I中包括在顶层硅表面外延一层表面晶向SiGe或Ge层，采用锗氧化浓缩法对晶圆进行氧化处理形成SiGe层，去除SiGe层上的SiO2层露出SiGe层。在本发明的一个优选实施例中，其中所述去除鳍形有源区中的SiGe层采用次常压化学汽相法，用60(T800°C的H2和HCl混合气体进行选择性刻蚀，其中HCl的分压大于300torro在本发明的一个优选实施例中，其中所述SiNWFET沟道的硅纳米线的截面形状为圆形、横向跑道型或纵向跑道型。
在本发明的一个优选实施例中，其中所述栅极氧化层工艺采用炉管氧化、快速氧化或原子层淀积技术，在SiNW和衬底及源漏区域表面形成SiO2或者SiON (加上氮气气氛)或者高k介质层(如Hf02、Al203、ZrO2或者其混合物等),或者它们的混合层。在本发明的一个优选实施例中，其中所述栅极材料选用多晶硅、无定形硅、金属氧化物或其组合物，所述金属氧化物为铝或钛或钽的金属氧化物。在本发明的一个优选实施例中，其中所述步骤8中个各步骤在低温环境下进行。在本发明的一个优选实施例中，其中所述ILD层为SiO2层或微孔结构的含碳低k
二氧化硅层。
通过本发明提供的方法形成下层NM0SFET和上层PM0SFET结构的双层隔离混合晶向后栅型反型模式SiNWFET，所形成的双层隔离半导体纳米线MOSFET的第一半导体纳米线MOSFET与第二半导体纳米线MOSFET通过隔离介质层间隔，可以完全独立的进行工艺调试，且器件集成度高。同时，本发明采用第一半导体纳米线MOSFET为NM0SFET，第二半导体纳米线MOSFET为PM0SFET的结构设计，有效减小PM0SFET的接触孔电阻以提高PM0SFET性能。
图I (a)为本发明双层隔离半导体纳米线MOSFET的俯视结构示意图。图I (b)所示为图I (a)沿X-X’方向的剖视结构示意图。图I (C)所示为图I (a)沿Y-Y’方向的剖视结构示意图。图2为本发明双层隔离半导体纳米线MOSFET的立体结构示意图。图3为本发明双层隔离半导体纳米线MOSFET经过后续半导体制备工艺所形成的完整场效应晶体管的立体结构示意图。图4为本发明形成双层SiGe层后的结构示意图。图5 (a)和图5 (b)分别为本发明刻蚀去除鳍形Si有源区中的SiGe层后的沿X-X’方向和Y-Y’方向的剖视结构示意图。图6为本发明中SiNW截面示意图。图7 (a)和图7 (b)分别为本发明中淀积隔离介质层并去除多余隔离介材料后的沿X-X’方向和Y-Y’方向的剖视结构示意图。图8为本发明中针对下层NMOS进行源漏区离子注入工艺示意图。图9 (a)和图9 (b)分别为本发明中形成栅极沟槽后下层硅纳米线的沿X_X’方向和Y-Y’方向的剖视结构示意图。图10 (a)和图10 (b)分别为本发明中化学机械研磨去多余栅极材料后的沿X-X’方向和Y-Y’方向的剖视结构示意图。图11为本发明中淀积下层NM0SFET的ILD层后的沿X_X’方向和Y_Y’方向的剖视结构示意图。图12为本发明中，Si键合片与制备有(100)/〈110〉SiNW NM0SFET支撑片进行低温键合的工艺示意图。图13为本发明中低温键合完成后的剖面结构示意图。图14 (a)和图14 (b)分别为本发明中形成上层PM0SFET后的沿X_X’方向和Y_Y’方向的剖视结构示意图。
具体实施例方式本发明提供一种SOI上双层隔离混合晶向后栅型反型模式SiNWFET制备方法。即上下两层MOSFET的沟道区是具有不同表面晶向的硅纳米线。其中，下层MOSFET为NM0SFET，上层MOSFET为PM0SFET，从而有效减小PM0SFET的接触孔电阻以提高PM0SFET性能。理论上讲，上下两层的SiNWFET可以采用任何表面晶向的硅纳米线，根据Yang M等人的研究成果，(100)/<110>的电子迁移率最大，(110)/<110>的空穴迁移率最大。因此，优选地，我们以(100)表面晶向的硅纳米线作为NM0SFET的沟道材料，并且NM0SFET的沟道方向为〈110〉，以(110)表面晶向的硅纳米线作为PM0SFET的沟道材料，并且PM0SFET的沟道方向为〈110〉。
为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。在常规SOI硅片中，由于顶层硅为(100)表面晶向的硅层，因此先进行顶层SiGe制备。在顶层硅表面外延一层(100)表面晶向的SiGe或者Ge层。利用锗氧化浓缩法，在晶圆表面进行氧化处理，这时，Ge会向下浓缩到下面的Si层，使得Si层变为SiGe层，而上层为3102层，湿法去除表面的5102层，这样就使顶层硅转化为顶层锗硅。再次，在顶层SiGe层上外延一层Si层和SiGe层，从而形成SiGe层、Si层和SiGe层的结构，结构如图4所示。在制备双层锗硅层的过程中，可在外延Si层时进行P型离子掺杂，也可以在形成双层锗硅层后进行P型离子掺杂。对器件进行光学光刻或电子束光刻工艺，刻蚀形成鳍形有源区。利用选择性刻蚀技术去除鳍形Si有源区中的SiGe层，例如采用60(T80(TC的H2和HCl混合气体，利用次常压化学气相刻蚀法进行选择性刻蚀，其中HCl的分压大于300Torr。Y_Y’方向的Si有源区之间的SiGe层全部去除干净为止，使得X-X’方向的SiGe层部分保留(该区域为源、漏区)，形成SiNWFET沟道的硅纳米线，结构如图5 (a)和(b)所示。热氧化工艺对鳍形有源区及衬底和源漏区域表面进行氧化，控制氧化时间，然后湿法工艺去除鳍形有源区及衬底和源漏区域表面的SiO2，这时鳍形有源区沿Y-Y’方向的截面图可能形成圆形、横向跑道型或纵向跑道型，横截面如图6所示，从而形成后续作为SiNWFET沟道的硅纳米线。如图7 (a)和(b)所示结构，在器件上沉积隔离介质层(如SiO2),采用化学机械研磨(CMP)去除多余的隔离介质材料。如图8所示，对下层NMOS进行源漏区离子注入和退火工艺。在SiNWFET沟道的硅纳米线上方的隔离介质层上进行光刻和选择性刻蚀形成栅极沟槽，栅极沟槽中暴露出硅纳米线，如图9 (a)和(b)硅纳米线的剖面示意图所示。如图10 (a)和(b)所示，在对器件进行栅极氧化层工艺，如采用炉管氧化(FurnaceOxidation)、快速热氧化(RTO)、原子层沉积(ALD)，在SiNW和衬底及源漏区域表面形成SiO2或者SiON (加上氮气气氛)或者高k介质层(如Hf02、A1203、ZrO2或者其混合物等)，或者它们的混合层。再在栅极氧化层上淀积栅极材料，可以为多晶硅、无定形硅、金属化合物(优选为铝或者钛或钽的金属化合物)或者其组合。采用化学机械研磨去除多余的栅极材料。对器件进行金属、半导体合金工艺处理形成下层M0SFET，为(100)/〈110〉SiNW反型模式NM0SFET结构。如图11所示，在器件上沉积下层NM0SFET的ILD层，可以为Si02层，为了减少上下器件层之间的电容偶合效应，也可以为具有微孔结构的含碳低K 二氧化硅层。其中，为了保证层转移质量，必须保证下层ILD在CMP之后足够小的表面粗糙度，优选地，可以采用FACMP(Fixed Abrasive CMP),使得表面粗糖度小于10nm。如图12所示，在ILD层表面，Si键合片和下面已制备有(100)/〈110> SiNWNMOSFET的支撑片低温键合处理，使得ILD层上形成一(110)表面晶向Si层，该工艺具体过程见申请号为201210090253. 3的中国专利，低温键合处理完成后的结果如图13所示。在形成的Si层上再次进行之前从形成SiGe层至金属、半导体合金工艺处理的过程，从而形成成上层SiNW反型模式PM0SFET结构。其中与之前步骤不同之处在于Si层选用N型离子进行沟道的离子掺杂。此外，由于下层NMOSFET已制备完成，为了不影响下层器件和金属、半导体合金的性能，后续上层PMOSFET制备过程中必须采用低温方法，一般要求< 400°C。在采用低温外 延技术和锗氧化浓缩法，使得原来的硅层转化为锗硅层。再低温固相或者液相外延一层Si层和SiGe层，为了尽量减少后续的热预算，在外延Si层时直接进行沟道N型离子掺杂，这样不需要后续再进行沟道离子注入工艺，形成结构如图14 (a)和(b)所示。形成上层反型模式PMOSFET结构后，通过后道金属互连工艺引出下层NMOSFET和上层PMOSFET各端口。请参阅图I (a)、图I (b)、图I (C)，图I (a)所示为本发明方法形成的双层隔离半导体纳米线MOSFET的俯视结构示意图。图I (b)所示为图I (a)沿X-X’方向的剖视结构示意图。图I (c)所示为图I (a)沿Y-Y’方向的剖视结构示意图。所述双层隔离半导体纳米线MOSFET I包括半导体衬底10，第一半导体纳米线MOSFET 11，第二半导体纳米线MOSFET 12，设置在所述第一半导体纳米线MOSFET 11与所述第二半导体纳米线M0SFET12之间的隔离介质层13，设置在所述第一半导体纳米线MOSFET 11与所述半导体衬底10之间的埋氧层14，设置在所述第一半导体纳米线MOSFET 11的第一源极区110、第一漏极区111和第一栅极区112之间的第一绝缘介质层113，设置在所述第二半导体纳米线MOSFET 12的第二源极区120、第二漏极区121和第二栅极区122之间的第二绝缘介质层123，设置在介于所述隔离介质层13与所述埋氧层14之间并位于所述第一半导体纳米线MOSFET 11 一侧且与所述第一源极区110、第一漏极区111以及第一栅极区112相连的第三绝缘介质层114，与所述第三绝缘介质层114呈面向设置并与所述第二源极区120、第二漏极区121以及第二栅极区122连接的第四绝缘介质层124，以及分别设置在所述隔离介质层13与所述第一源极区110、第一漏极区111和第一栅极区112之间的第一导电层115和分别设置在第二源极区120、第二漏极区121和第二栅极区122之异于所述隔离介质层13 —侧的第二导电层 125。结合参阅图I (a)、图I (b)和图I (C)，图2所示为本发明双层隔离半导体纳米线MOSFET I的立体结构示意图。第一半导体纳米线MOSFET 11进一步包括横向贯穿于所述第一栅极区112并设置在所述第一源极区110与所述第一漏极区111之间的第一半导体纳米线116，以及环包设置在所述第一半导体纳米线116外侧并介于所述第一半导体纳米线116与所述第一栅极区112之间的第一栅氧化层117。本发明双层隔离半导体纳米线MOSFET I的第二半导体纳米线MOSFET 12进一步包括横向贯穿于所述第二栅极区122并设置在所述第二源极区120与所述第二漏极区121之间的第二半导体纳米线126，以及环包设置在所述第二半导体纳米线126外侧并介于所述第二半导体纳米线126与所述第二栅极区122之间的第二栅氧化层127。所述第一半导体纳米线116与所述第二半导体纳米线126在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型的截面结构。第一源极区110、第一漏极区111的垂直于所述第一半导体纳米线116的宽度大于第一半导体纳米线116的直径，所述第二源极区120、第二漏极区121的垂直于第二半导体纳米线126的宽度大于第二半导体纳米线126的直径，所以本发明双层隔离半导体纳米线MOSFET I俯视时呈中间细两端宽大的鳍形。由于第一半导体纳米线MOSFET 11为NM0SFET，第二半导体纳米线MOSFET 12为PM0SFET，可以使PMOSFET的接触孔较短，从而PMOSFET的接触孔电阻值较小，进而进一步改善PMOSFET的电学性能。在第一源极区110、第一漏极区111和第一栅极区112之间设置第一绝缘介质层113以避免第一源极区110、第一漏极区111和第一栅极区112之间的相互干扰。在第二源极区120、第二漏极区121和第二栅极区122之间设置第二绝缘介质层123以避免第二源极区120、第二漏极区121和第二栅极区122之间的相互干扰。在第一半导体纳米线MOSFET 11与半导体衬底10之间设置埋氧层14，将所述第一半导体纳米线MOSFET 11与所述半导体衬底10隔离，有效的减少漏电流，从而提高器件性能。图3所示为经过后续半导体制备工艺所形成的完整场效应晶体管的立体结构示意图。第一半导体纳米线MOSFET 11可以通过第四绝缘介质层124将电极从第一导电层115引出，以分别形成第一源极118a、第一漏极118b和第一栅极119。所述第二半导体纳米线MOSFET 12可以通过位于第二源极区120、第二漏极区121和第二栅极区122上的第二导电层125将电极引出，以分别形成第二源极128a、第二漏极128b和第二栅极129。综上所述，本发明双层隔离半导体纳米线MOSFET的第一半导体纳米线MOSFET与第二半导体纳米线MOSFET通过隔离介质层间隔，可以完全独立的进行工艺调试，且器件集成度高。同时，本发明采用第一半导体纳米线MOSFET为NM0SFET，第二半导体纳米线MOSFET为PMOSFET的结构设计进一步改善场效应晶体管的电学性能，并适用于前沿纳米器件技术领域。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种制备SOI上双层隔离混合晶向后栅型反型模式SiNWFET的方法，其特征在于，包括以下顺序步骤 步骤I :在SOI顶层先后形成SiGe层、Si层和SiGe层和SOI硅片上的沟道区P型离子注入 步骤2 :对器件进行光刻工艺，刻蚀形成鳍形有源区，去除鳍形有源区中的SiGe层，形成SiNWFET沟道的硅纳米线； 步骤3 :在器件上沉积隔离介质层； 步骤4 :对下层NMOS进行源漏区离子注入和退火， 步骤5 :在SiNWFET沟道的硅纳米线上方的隔离介质层上进行光刻和选择性刻蚀形成栅极沟槽，所述栅极沟槽中暴露出硅纳米线； 步骤6 :在对器件进行栅极氧化层工艺，在SiNW和衬底及源漏区域表面形成SiO2或SiON或高k介质层或其的混合层；再在栅极氧化层淀积栅极材料，对器件进行金属、半导体合金工艺处理形成下层SiNW反型模式NMOSFET结构； 步骤7 :在器件上沉积下层NMOSFET的ILD层，在ILD层表面、Si键合片和下面已制备有(100)/〈110〉SiNW NMOSFET的支撑片低温键合处理，使得ILD层上形成一(110)表面晶向Si层； 步骤8 :在上步骤形成的Si层上重复进行上述步骤I至6所述的步骤，形成上层SiNW反型模式PM0SFET结构，所述Si层选用N型离子进行沟道的离子掺杂； 步骤9 :通过后道金属互连工艺引出下层NMOSFET和上层PM0SFET各端口。
2.根据权利要求I所述的方法，其特征在于，所述步骤I中包括在顶层硅表面外延一层(100)表面晶向SiGe或Ge层，采用锗氧化浓缩法对晶圆进行氧化处理形成SiGe层，去除SiGe层上的SiO2层露出SiGe层。
3.根据权利要求I所述的方法，其特征在于，所述去除鳍形有源区中的SiGe层采用次常压化学汽相法，用60(T800°C的H2和HCl混合气体进行选择性刻蚀，其中HCl的分压大于300torro
4.根据权利要求I所述的方法，其特征在于，所述SiNWFET沟道的硅纳米线的截面形状为圆形、横向跑道型或纵向跑道型。
5.根据权利要求I所述的方法，其特征在于，所述栅极氧化层工艺采用炉管氧化、快速氧化或原子层淀积技术。
6.根据权利要求5所述的方法，其特征在于，所述高k介质层为Hf02、A1203、ZrO2或其混合物材质。
7.根据权利要求I所述的方法，其特征在于，所述栅极材料选用多晶硅、无定形硅、金属氧化物或其组合物，所述金属氧化物为铝或钛或钽的金属氧化物。
8.根据权利要求I所述的方法，其特征在于，所述步骤8中个各步骤在低温环境下进行。
9.根据权利要求I所述的方法，其特征在于，所述ILD层为SiO2层或微孔结构的含碳低k 二氧化硅层。
全文摘要
本发明提供一种制备SOI上双层隔离混合晶向后栅型反型模式SiNWFET的方法。本发明采用第一半导体纳米线MOSFET为NMOSFET，第二半导体纳米线MOSFET为PMOSFET的结构设计，有效减小PMOSFET的接触孔电阻以提高PMOSFET性能。
文档编号B82Y10/00GK102683294SQ20121013395
公开日2012年9月19日 申请日期2012年5月3日 优先权日2012年5月3日
发明者黄晓橹 申请人:上海华力微电子有限公司