专利名称：半导体集成电路器件的制造方法及其测试设备的制作方法
背景技术：
本发明涉及半导体集成电路器件的制造技术及其测试设备，更具体地说，本发明涉及例如可以应用于老化测试和探针测试并尤其可以在晶片(wafer)情况下有效应用于老化测试，即晶片级老化测试的技术。
本发明涉及半导体集成电路器件的测试技术和制造技术。根据本发明人对老化测试技术所作的调查研究，例如可以列出第HEI 11(1999)-97494号和第HEI 9(1997)-148389号日本未决专利申请公报以及“NIKKEI MICRO-DEVICE”，日本2000，第148页至第153页。
第HEI 11(1999)-97494号日本未决专利申请公报披露了这样一种技术，即在对晶片进行老化测试过程中，利用推挤部件将设置到薄膜的多个探针推向晶片时，为了使推挤部件的晶片侧的对侧内的平面上的多个位置平均分配推挤负荷，通过分割推挤部件来均衡推力的技术。
第HEI 9(1997)-148389号日本未决专利申请公报披露了这样一种技术，即利用微切削加工技术成型一个对硅衬底在上、下两个方向保持弹性的横梁，并利用对此微型接点引脚实现导电薄膜的过程，在此横梁的端部成型微型接点引脚，对着晶片电极分布引脚。
参考书“Nikkei MICRO-DEVICE，JAN.，2000”描述了一种利用TPS(三部分结构)探针的系统，该系统包括多层布线板的三个部分、具有凸缘的胶片以及各向异性导电橡胶；还描述了一种设置了多层布线板和探针端子的系统，探针端子具有这样的结构，即通过树脂层设置铜接线柱，并且当施加压力时，此铜接线柱被挤压以致可以使不相同高度的电极等高。
例如，半导体集成电路器件测试技术包括老化测试，用于通过在高温环境下施加温度应力和电压应力使芯片成为不合格芯片从而对芯片进行筛选；功能测试，检验器件是否按照预定功能运行；以及探针测试，用于通过对DC运行特性和AC运行特性进行测试确定佳品/次品。
近几年，在半导体集成电路器件的老化测试过程中，在晶片情况下利用晶片级老化技术进行老化测试，要求覆盖晶片交货(识别质量)和KGD(已知好芯片)(改进生产MCP(多芯片封装))并要求对老化测试中的次品进行卸载(relief)、反馈老化测试中次品的测试数据以及降低总成本等。
在此晶片级老化测试中，关键是要解决技术问题，例如推挤装置，可以实现对整个晶片表面施加均衡压力；晶片加热与温控装置，要求对整个晶片表面上的上万个或更多个引脚进行探测，根据高温下的热膨胀系数、许多导线的分布、输入信号集中的必要性，吸收晶片的翘曲和起伏以及探针的不同高度，要求探针对准晶片的整个表面、断开不合格芯片并切断过电流以及对晶片的整个表面进行接点检验。
作为解决这些技术问题的老化测试技术，例如已经存在的技术有“NIKKEI MICRO-DEVICE，JAN.，2000”描述的技术。然而，此技术存在多种问题，即在上述参考书中描述的采用TPS探针的系统中需要用于消除不合格芯片的胶片成型设备，仅在探针测试和激光卸载的最后步骤进行晶片级老化测试，随着接触次数的增加容易提高凸缘胶片的接触电阻，此外，在集成结构中有部分维修不可能进行，而且各向异性导电橡胶的运行寿命非常短。
此外，在参考书“NIKKEI MICRO-DEVICE，JAN.，2000”中描述的采用包括多层布线板和探针端子技术的系统中，存在的问题是，树脂片仅用于金焊盘并且每次使用后就将此树脂片丢弃。
本发明的一个目的是提供一种制造半导体集成电路器件的方法和一种对此器件进行测试的方法，利用这两个方法可以实现通过例如在老化测试过程和探针测试过程，尤其是在晶片级老化测试过程引入分割的接触器集成系统，降低成本；使分割的接触器均匀接触到晶片的整个表面；可以对各分割的接触器进行维修；以及通过改进分割的接触器的生产过程降低生产成本。
根据此专利说明书的以下说明和附图，本发明的上述目的和其它目的以及新颖特征将变得更加明显。
以下将简要说明此专利说明书中披露的发明中的典型发明。
(1)半导体集成电路器件的测试设备，该测试设备包括以下结构单元(a)多个测试针，用于与设置在晶片的第一主平面上的多个端子接触进行电测试，在晶片上成型多个半导体集成电路器件。
(b)单层第一布线层或多层第一布线层，与多个测试针相连。以及(c)多个布线/触针复合板，其中以这样的方式保持测试针，即其各塞尖伸向第一主平面并将第一布线层分别包括在各布线/触针复合板内。
(2)在项目(1)所述的半导体集成电路的测试设备中，多个布线/触针复合板分别分配测试针以对多个成型在晶片的第一主平面上的芯片区进行测量。
(3)在项目(2)所述的半导体集成电路的测试设备中，对在多个成型在晶片的第一主平面上的芯片区内的第一芯片区的多个端子进行分配以与多个布线/触针复合板中的第一布线/触针复合板和第二布线/触针复合板的两个测试针相连进行测量。
(4)在项目(3)所述的半导体集成电路的测试设备中，布线/触针复合板的数目是4个或更多个。
(5)在项目(3)所述的半导体集成电路的测试设备中，布线/触针复合板的数目是9个或更多个。
(6)在项目(5)所述的半导体集成电路的测试设备中，待利用多个布线/触针复合板中的各布线/触针复合板测量的芯片区数目为9个或更多个。
(7)在项目(5)所述的半导体集成电路的测试设备中，待利用多个布线/触针复合板中的各布线/触针复合板测量的芯片区数目为16个或更多个。
(8)在项目(7)所述的半导体集成电路的测试设备中，多个布线/触针复合板包括作为主要结构单元、主要由硅构成的板部件。
(9)在项目(8)所述的半导体集成电路的测试设备中，晶片包括包括作为主要结构单元、主要由硅构成的板部件。
(10)在项目(9)所述的半导体集成电路的测试设备中，进行电测试即进行老化测试。
(11)一种制造半导体集成电路器件的方法，该方法包括步骤(a)制备多个测试针，多个测试针与多个设置在成型了多个半导体集成电路器件的晶片的第一主平面上的端子接触进行电测试；单层第一布线层或多层第一布线层，与多个测试针相连；以及多个布线/触针复合板，其中以这样的方式保持多个测试针，即其各端点伸向第一主平面的多个布线/触针复合板并且在各布线/触针复合板内分别包括第一布线层；以及(b)利用与成型在晶片的第一主平面上的多个芯片区的多个端子接触的多个布线/触针复合板中的各布线/触针复合板的多个测试针，对多个芯片区进行电测试。
(12)在项目(11)所述的制造半导体集成电路器件的方法中，进行电测试即进行老化测试。
(13)一种制造半导体集成电路器件的方法，该方法包括步骤(a)制备多个测试针，多个测试针与多个设置在成型了多个半导体集成电路器件的晶片的第一主平面上的端子接触进行电测试；单层第一布线层或多层第一布线层，与多个测试针相连；以及多个布线/触针复合板，其中以这样的方式保持多个测试针，即其各端点伸向第一主平面的多个布线/触针复合板并且在各布线/触针复合板内分别包括第一布线层；以及(b)通过将多个布线/触针复合板中的第一布线/触针复合板和第二布线/触针复合板的多个触针与成型在晶片的第一主平面上的多个芯片区中的第一芯片区的多个端子接触，进行电测试。
(14)在项目(13)的制造半导体集成电路器件的方法中，电测试是老化测试。
(15)一种制造半导体集成电路器件的方法，该方法包括步骤(a)制备多个测试针，多个测试针与多个设置在成型了多个半导体集成电路器件的晶片的第一主平面上的端子接触进行电测试；单层第一布线层或多层第一布线层，与多个测试针相连；以及多个布线/触针复合板，其中以这样的方式保持多个测试针，即其各端点伸向第一主平面的多个布线/触针复合板并且在各布线/触针复合板内分别包括第一布线层；以及(b)通过将多个布线/触针复合板中的各布线/触针复合板的多个测试针与包括成型在晶片的第一主平面上的多个BIST电路的多个芯片区中的多个端子接触，对多个芯片区进行电测试。
(16)在项目(15)所述的制造半导体集成电路器件的方法中，进行电测试即进行老化测试。
(17)一种制造半导体集成电路器件的方法，该方法包括步骤(a)制备多个测试针，多个测试针与多个设置在成型了多个半导体集成电路器件的晶片的第一主平面上的端子接触进行电测试；单层第一布线层或多层第一布线层，与多个测试针相连；以及多个布线/触针复合板，其中以这样的方式保持多个测试针，即其各端点伸向第一主平面的多个布线/触针复合板并且在各布线/触针复合板内分别包括第一布线层；以及(b)通过将多个布线/触针复合板中的各布线/触针复合板的多个测试针在真空状况下与包括成型在晶片的第一主平面上的多个芯片区中的多个端子接触，对多个芯片区进行电测试。
(18)在项目(17)所述的制造半导体集成电路器件的方法中，进行电测试即进行老化测试。
(19)提供了一种布线/触针复合板，在其上设置多个测试针并将此布线/触针复合板分割为用于一片测试晶片的多个区。
(20)在项目(19)所述的半导体集成电路器件的测试设备中，设置导架以集成分割的布线/触针复合板，并且与一个导架集成在一起的布线/触针复合板在与一片测试晶片(以下简称测试晶片)对应的一个晶片的整个表面上成型集成接触器。
(21)在项目(20)所述的半导体集成电路器件的测试设备中，制造分割布线/触针复合板的材料的热膨胀系数与测试晶片的热膨胀系数相同。
(22)在项目(21)所述的半导体集成电路器件的测试设备中，测试晶片由硅衬底制造并且分割的布线/触针复合板也由硅衬底构成。
(23)在项目(21)所述的半导体集成电路器件的测试设备中，测试晶片由硅衬底制造而分割的布线/触针复合板由硅膜片制造。
(24)在项目(20)所述的半导体集成电路器件的测试设备中，制造导架的材料的热膨胀系数接近测试晶片的热膨胀系数。
(25)在项目(24)所述的半导体集成电路器件的测试设备中，测试晶片由硅衬底制造而导架由42合金或镍合金制造。
(26)在项目(20)所述的半导体集成电路器件的测试设备中，利用诸如各向异性蚀刻过程的微切削技术，将分割的布线/触针复合板的多个探针分别成型为角锥形。
(27)在项目(26)所述的半导体集成电路器件的测试设备中，利用压力，使分割的布线/触针复合板的多个探针的外围变形。
(28)在项目(27)所述的半导体集成电路器件的测试设备中，可以利用机械加压系统，使布线/触针复合板的各探针的外围变形，并且在变形情况下，以预定压力使探针与各测试晶片的各芯片的各测试用焊盘(pad)电接触。
(29)在项目(27)所述的半导体集成电路器件的测试设备中，可以利用真空加压系统使布线/触针复合板的各探针的外围变形，并在变形情况下，使各探针与测试晶片的各测试用焊盘接触。
(30)在项目(20)所述的半导体集成电路器件的测试设备中，分割布线/触针复合板的各分割区在适当位置偏离测试晶片的各芯片的划片区。
(31)在项目(20)所述的半导体集成电路器件的测试设备中，分割布线/触针复合板各自的板与测试晶片的多个芯片单元对应。
(32)在项目(20)所述的半导体集成电路器件的测试设备中，分割布线/触针复合板各自的板可以被单独维修。
(33)在项目(20)所述的半导体集成电路器件的测试设备中，分割布线/触针复合板分别具有定位标记。
(34)在项目(20)所述的半导体集成电路器件的测试设备中，测试晶片的各芯片具有BIST电路。
(35)在项目(34)所述的半导体集成电路器件的测试设备中，芯片上的多个测试用焊盘保持其它焊盘并被单独分配在外部。
(36)在项目(34)所述的半导体集成电路器件的测试设备中，该测试设备包括多个分割布线/触针复合板；导架，用于集成分割布线/触针复合板；多层布线衬底，电连接到分割布线/触针复合板；弹性体，用于吸收分割布线/触针复合板的探针高度的波动；以及顶盖和底盖，通过利用布线/触针复合板、导架、多层布线衬底以及弹性体，从上侧和下侧保持测试晶片进行封装。
(37)在项目(36)所述的半导体集成电路器件的测试设备中，该测试设备包括老化测试衬底，它被电连接到多层布线衬底用于对测试晶片进行老化测试。
(38)在项目(36)所述的半导体集成电路器件的测试设备中，利用定位装置对导架、弹性体以及顶盖和底盖进行定位。
(39)在项目(36)所述的半导体集成电路器件的测试设备中，多层布线衬底具有可以设置许多布线的结构，并可以将输入信号集中在一起。
(40)在项目(36)所述的半导体集成电路器件的测试设备中，为多个布线衬底设置保护电阻和保护电容。
(41)在项目(36)所述的半导体集成电路器件的测试设备中，为顶盖和底盖设置抽真空装置以均衡测试晶片的翘曲和起伏。
(42)在项目(36)所述的半导体集成电路器件的测试设备中，为顶盖和底盖设置温控装置用于控制测试晶片的温度条件。
(43)在项目(37)所述的半导体集成电路器件的测试设备中，为老化测试衬底设置过电流切断电路。
(44)一种制造半导体集成电路器件的方法，该方法包括步骤制备布线/触针复合板，为布线/触针复合板设置多个测试针并将它分割为多个用于一片测试晶片的布线/触针复合板；以及通过将分割的布线/触针复合板与导架集成并通过使与导架集成的各布线/触针复合板的各探针与一片测试晶片的各芯片的各测试用焊盘电接触，测试各芯片的电特性。
(45)在项目(44)所述的半导体集成电路器件的制造方法中，测试电特性的步骤就是进行老化测试过程。
(46)一种制造半导体集成电路器件的方法，该方法包括步骤制备布线/触针复合板，为布线/触针复合板设置多个测试针并将它分割为多个用于一片测试晶片的布线/触针复合板，此测试晶片在适当位置具有偏离测试晶片的各芯片的划片线的分割线；以及通过将分割的布线/触针复合板与导架集成并通过使与导架集成的各布线/触针复合板的各探针电连接到一片测试晶片的各芯片的各测试用焊盘，测试各芯片的电特性。
(47)在项目(46)所述的半导体集成电路器件的制造方法中，测试电特性的步骤就是进行老化测试过程。
(48)一种制造半导体集成电路器件的方法，该方法包括步骤制备布线/触针复合板，为布线/触针复合板设置多个测试针并将它分割为多个用于一片测试晶片的布线/触针复合板；以及通过将分割的布线/触针复合板与导架集成并通过使与导架集成的各布线/触针复合板的各探针电连接到一片测试晶片中包括BIST电路的各芯片的各测试用焊盘，测试各芯片的电特性。
(49)在项目(48)所述的半导体集成电路器件的制造方法中，测试电特性的步骤就是进行老化测试过程。
(50)一种制造半导体集成电路器件的方法，该方法包括步骤制备布线/触针复合板，为布线/触针复合板设置多个测试针并将它分割为多个用于一片测试晶片的布线/触针复合板；以及通过将分割的布线/触针复合板与导架集成并通过在真空情况下使与导架集成的各布线/触针复合板的各探针电连接到一片测试晶片中包括BIST电路的各芯片的各测试用焊盘，测试各芯片的电特性。
(51)在项目(50)所述的半导体集成电路器件的制造方法中，测试电特性的步骤就是进行老化测试过程。
因此，制造半导体集成电路器件的测试设备和方法具有下列作用。
(1)通过将减少布线/触针复合板分割为多个用于一片测试晶片的多个布线/触针复合板，通过设置多个分割的布线/触针复合板，然后通过将这些分割的布线/触针复合板与一个导架集成来成型整个晶片表面同步接触器，可以减少布线/触针复合板。因此制造过程变得非常容易并且提高了生产率。结果，降低了生产成本。
此外，由于分割的布线/触针复合板与测试晶片的尺寸无关，所以现有设施还可以用于测试大尺寸的晶片。因此可以降低利用整个晶片表面同步接触器制造接触器的成本。
此外，当分割的布线/触针复合板与导架集成时，它们可以单独移动。因此，这些分割的布线/触针复合板可以独立均衡测试晶片的翘曲和起伏。
(2)由于LSI的生产设施还可以使用，并且由于通过利用与测试晶片具有相同热膨胀系数的材料成型分割的布线/触针复合板不要求精细的处理精度，例如不需要LSI的制造过程具有精细的处理精度，因此制造LSI的现有制造设施还可以用作制造布线/触针复合板的设施，并因此降低了制造成本。
此外，由于测试晶片和硅接触器即使对于老化过程温度条件仍显示较小的热膨胀，所以探针可以以足够的对准精度对准整个晶片表面。
(3)由于通过利用与测试晶片具有相同热膨胀系数的材料制造导架，导架的热膨胀系数与测试晶片的热膨胀系数相同，所以可以在允许范围内对探针对准整个晶片表面的过程进行控制。
(4)通过利用诸如各向异性蚀刻技术等技术的微切削技术成型分割布线/触针复合板的探针，可以根据采用的多引脚结构和窄结构，将探针成型为角锥形。
(5)通过利用机械加压系统或真空加压系统使分割的布线/触针复合板的探针的外围发生变形，可以在预定压力下使探针与测试晶片同等接触。
(6)通过将分割的布线/触针复合板的分割区偏离测试晶片的各芯片的划片区，可以获得用于与布线/触针复合板集成在一起的大尺寸导架。
此外，为了增加测试晶片中的可获得芯片数，趋势是减小划片区，但是这种趋势不会产生任何问题。
此外，由于分割的布线/触针复合板的尺寸和切割精度不受划片区的限制，因此可以大大提高设计自由度。
(7)由于通过根据测试晶片的多个芯片单元设置分割的布线/触针复合板，可以针对芯片尺寸的减小趋势，将布线/触针复合板设置为特定尺寸，所以可以容易地制造各布线/触针复合板。
(8)由于通过单独维修分割的布线/触针复合板，可以容易地发现制造过程中的老化测试盒的故障，并且此外还可以在各布线/触针复合板单元内对在使用大批量生产线过程中出现的故障进行维修，所以可以降低制造成本和维护成本。
(9)由于各分割的布线/触针复合板具有定位标记，所以可以容易地进行将布线/触针复合板与导架集成的组装过程。
(10)由于测试晶片的各芯片具有BIST电路，所以可以在各芯片内产生测试图形。因此可以减少各芯片的测试用焊盘的数量并且可以最优化分配测试用焊盘。
此外，由于可以将分割的布线/触针复合板的数量减少到最少，所以还可以对探针进行最优化分配。
(11)由于通过将各芯片上的测试用焊盘与其它焊盘保持在一起，并将这些测试用焊盘隔离在外部区域，可以使测试用焊盘保持特定间隔，所以可以将对布线/触针复合板的制造过程的影响降低到最小。
(12)通过利用顶盖和底盖，经过分割的布线/触针复合板、导架、多层布线衬底以及弹性体从上、下两个方向封装测试晶片，可以将基于分割接触器集成型的晶片整个表面同步接触系统构造成盒式结构。
(13)通过构成与多层布线衬底相连的老化测试衬底，可以将老化测试衬底容易地连接到盒式结构测试设备。
(14)由于通过对这些单元设置定位装置，可以容易地对导架、弹性体、顶盖和底盖进行定位，所以可以容易地组装盒式结构测试设备。
(15)由于因为多层布线衬底具有这样的结构，即可以设置许多布线并将输入信号集聚在一起，所以布线/触针复合板与老化测试衬底之间的输入信号/输出信号的输入和输出可以一起进行，因此可以减少多层布线衬底与老化测试衬底之间的信号线的数量，并且可以容易地设置此信号线。
(16)通过在多层布线衬底上安装保护电阻和保护电容，可以防止由于电源电压的变化和噪声导致的故障。
(17)通过在顶盖和底盖上设置抽真空装置，可以利用底盖平面提取测试晶片，并可以均衡测试晶片的翘曲和起伏。
(18)由于通过在顶盖和底盖上设置温控装置，可以将测试晶片加热到预定温度，所以可以对测试晶片的温度条件进行控制。
(19)由于通过对老化测试衬底设置过电流切断电路，可以切断测试晶片各芯片的过电流，所以通过对不合格芯片进行隔离并控制产生闭锁，可以防止成型在芯片上的集成电路和布线/触针复合板被损坏以致击穿。
图5示出根据本发明实施例用于进行晶片级老化测试的测试设备内的晶片级老化测试盒的主要部分的剖视图；图6示出作为本发明实施例用于进行晶片级老化测试的测试设备内的真空加压系统的晶片级老化测试盒的结构图；图7示出作为本发明实施例在晶片级老化测试过程中测试晶片的各芯片的原理框图；图8示出作为本发明实施例在晶片级老化测试过程中的硅接触器的说明图；图9示出作为本发明实施例在晶片级老化测试过程中的硅接触器与芯片之间的关系的说明图；
此外，在对优选实施例的说明中，需要说明时，将通过多个部分或实施例进行说明，但是除非明确说明，它们总是有联系的，一个实施例可以是另一个实施例的一部分，它或者涉及到全部变换例，或者涉及到细节或补充说明。
此外，在对优选实施例进行说明的过程中，当解释涉及到单元数目(包括数量、数值、数以及范围)时，此解释并不局限于特定数目或数量而且可以是此特定数量，也可以多于或少于此特定数量，除非特别说明，并且此特定数量是根据原理确定的情况除外。
此外，在对优选实施例的说明中，结构单元(包括单元步骤等)并不总是主要单元，除非明确说明，并且此单元是根据原理作为主要单元的情况除外。
同样，在对优选实施例的说明过程中，当解释涉及到结构单元的形状和位置关系时，实质上包括了与这些形状等类似的形状，除非明确说明，并且根据原理明确将它们否定的情况除外。
以下将参考附图对本发明的优选实施例进行说明。在为了解释实施例准备的附图中，相同功能的相同单元用相同的参考编号表示，并且相同的解释不再重复进行。
(1)在此说明书中的半导体集成电路器件所包括的器件不仅有在硅晶片上成型的器件而且有在诸如TFT液晶等的其它衬底上成型的器件，除非明确否定它们。
(2)在此说明书中，晶片应包括用于制造半导体集成电路器件的准圆盘型晶片单晶硅或矩形单晶硅晶片，以及用于制造TFT、与其它绝缘体和玻璃衬底具有复合结构的SOI。
(3)在此说明书中，布线/触针复合板应包括利用晶片处理过程，即利用与使用硅晶片制造半导体集成电路器件相同的方法、即结合了光刻、CVD、喷镀以及蚀刻的图形方法，集成成型布线层和其塞尖连接到此布线层的测试针的布线/触针复合板；以及将印刷布线和触针集成到聚酰亚胺胶片和其它片型绝缘胶片上的布线/触针复合板。
(4)在此说明书中，测试针或其它触针应包括具有传统探针触针塞尖的测试针或触针、具有小塞尖类似于触针的接触端点以及其它形状的块形电极等。
(5)“布线/触针复合板对应的芯片区的数目”应包括与其整个部分对应的芯片区数目和仅与端点部分对应的芯片区的数目。
首先，对根据优选实施例制造半导体集成电路器件的方法的例子进行说明。
图1示出半导体集成电路器件的制造方法的流程图。作为此半导体集成电路器件，将以SRAM作为例子进行说明，但是本发明自然还可以应用于诸如DRAM的内存LSI和闪速存储器以及逻辑LSI等。
(1)在预处理步骤(步骤S1)，在半导体晶片上成型许多单元。即在此步骤，根据SRAM的技术规范，通过重复各晶片处理步骤，例如氧化过程、扩散过程、掺杂过程、成型布线图形的过程、成型绝缘层的过程以及成型布线层的过程等，可以在例如包括硅衬底的半导体晶片上成型要求的集成电路。
(2)在晶片级老化测试步骤(步骤S2)，对在其上成型许多单元的半导体晶片进行老化测试(热负荷测试)。即在此步骤，通过为了对集成电路产生电流，在高温环境下(例如125℃至150℃)，对半导体晶片施加额定电源单元或超过额定的电压，根据对其施加温度应力和电压应力，对未来可能出现故障的芯片进行筛选。在此晶片级老化测试步骤，使用基于分割的接触器集成型的晶片整个平面同步接触系统的测试设备，之后对其进行说明。
(3)在第一次试用探针的测试步骤(步骤S3)，对在其上成型许多单元的半导体晶片进行探针测试(连续性测试)。即在此步骤，通过进行对采用预定测试图形的SRAM进行写入和读出操作，测试存储功能；DC测试，例如在输入端与输出端进行的断路测试和短路测试；漏电流测试和电源电流测量；以及AC测试，用于测试存储控制的AC定时，来进行功能测试以确认是否获得预定功能。在此，在将在此后解释的第一探针测试步骤和第二探针测试步骤，可以采用将在此后解释的基于分割的接触器集成型的晶片整个表面同步接触系统的测试设备。
(4)在激光卸载步骤(步骤S4)，为了卸载可以利用激光束对探针测试步骤确定不合格单元进行照射。即在此步骤，通过对探针测试的结果进行分析，发现SRAM的错误位，利用激光束将与此错误位对应的此冗余卸载位断开以通过冗余卸载位处理过程进行修理。
(5)在第二探针测试步骤(步骤S5)，在进行激光卸载之后，再一次对半导体晶片进行探针测试(连续性测试)。即在此步骤，进行与第一探针测试相同的测试以检验利用冗余卸载过程将错误位转接到冗余卸载位。
(6)在晶片传送步骤(步骤S6)，根据激光卸载之后进行的探针测试结果，将半导体晶片直接作为成品发货。即在此步骤，在这种半导体晶片情况下，向用户提供在其上设置了多个SRAM芯片的半导体晶片。
(7)在MCP组装步骤(步骤S7)，对半导体晶片进行切割以获得分立芯片，然后将这些分立芯片组合在一起形成封装结构。即在此步骤，将通过各步骤制造的SRAM芯片与例如完成从预处理步骤到切割步骤之后制造的闪速存储器芯片固定在一起形成MCP。
实际上，进行芯片焊接步骤，将衬底上的SRAM芯片与闪速存储器芯片固定在一起；引线接合步骤，利用引线将各芯片的焊盘与衬底上的焊盘进行电连接；树脂制模步骤，利用树脂模制各芯片部分和引线部分用于对它们进行保护；以及引线成型步骤，成型外部引线并对其表面进行处理。在此，处理引线接合步骤之外，还可以进行倒装片接合步骤。
(8)在测试器选择步骤(步骤8)，利用测试器选择组装的MCP。即在此步骤，例如进行与半导体晶片的探针测试相同的测试以选择好产品MCP和次产品MCP。这样仅将好的MCP作为成品发送到用户。
接着，以下将参考图2至图6对实现上述说明的晶片级老化测试过程的测试设备进行说明。图2至图5示出机械加压系统的测试设备。图2示出测试设备主要部分的机械加压系统的晶片级老化测试盒的结构图。图3示出硅接触器块的结构图。图4(a)示出硅接触器主要部分的平面图。图4(b)示出沿图4(a)的a-a’线的剖视图。图4(c)示出图4(b)所示的变形的剖视图。图5示出晶片级老化测试盒主要部分的剖视图。图6示出测试设备主要部分的真空加压系统的晶片级老化测试盒的结构图。
用于进行晶片级老化测试的机械加压系统测试设备包括多个分割的硅接触器块，具有例如图2所示的盒式结构；导架2，用于集成这些硅接触器块1；弹性体3，用于吸收硅接触器块1的探针的高度波动；以及顶盖5和底盖6，用于从上、下两个方向封装测试晶片4。在此晶片级老化测试盒的上部，所设置的老化测试衬底7电连接到用于对测试晶片4进行老化测试的硅接触器块1的多层布线衬底。
由于此晶片级老化测试盒引入了分割的接触器集成型系统，所以可以对各分割的硅接触器块1进行维修，从而降低成本。例如，当获得的芯片数是36(9个芯片×4列)时，则一个硅接触器块1实现的块数＝6引脚×36＝216引脚(6个引脚/芯片)。
在此晶片级老化测试盒中，例如，根据测试晶片4获得的芯片数量，晶片整个表面内的一片测试晶片4需要22个硅接触器块1。
例如，如图3所示，各硅接触器块1包括硅接触器(布线/触针复合板)11，对其设置多个测试针；陶瓷衬底(多层布线衬底)12，电连接到硅接触器11；AFC(各向异性导电胶片)13，用于接合硅接触器11和陶瓷衬底12；连接器14，用于将陶瓷衬底12电连接到老化测试衬底7；以及端盖15，从上部覆盖这些单元。连接器14与FPC(柔性印刷电路)电缆16相连用于电连接到老化测试衬底7。
各硅接触器块1的硅接触器11被设置为与测试晶片4的端盖芯片接触的部件，并利用例如与测试晶片4具有相同热膨胀系数的材料成型各硅接触器块1的硅接触器11。如图4(a)所示，在此硅接触器11的表面(图3所示的下侧)设置探针(测试针)17；以及多个(例如对应于36个芯片的216个引脚的探针数)探针部分(测试针部分)，包括支持此探针17的横梁18。将各探针17成型为待设置与测试晶片4的各芯片的测试用焊盘电接触的凸出形状，并且还可以利用诸如各向异性蚀刻的微切削技术成型为角锥形。此外，利用机械加压系统可以将探针17外部的横梁18部分变形，例如，从如图4(b)所示变形到如图4(c)所示。在此变形情况下，等距设置探针17以在预定压力下与测试晶片4各芯片的测试用焊盘接触。
在硅接触器11的正面和背面，成型由Au、Cu、Ni、Rh和Pd混合物通过喷镀获得的布线层，并且通过通孔将正面和背面的布线图形和布线层电连接在一起。例如，如图4所示，通过位于正面的布线层的布线图形33、33a、从正面通到背面的通孔34以及位于背面的布线层的布线图形35、35a，可以将硅接触器11的探针11的凸出部分电连接到焊盘36。以这样的方式用绝缘胶片37覆盖此硅接触器11的正面，即裸露出探针17的凸出部分。在此，以这样的方式布置正面和背面的布线图形33、33a、35、35a，例如，如图4(a)所示，即所成型的电源线和接地线的布线图形33a、35a比信号线的布线图形33、35更宽。此外，如图4(b)所示，在正面和背面的布线图形33(33a)、35(35a)中，通过更细的喷镀成型探针17的凸出部分，而为了减小电阻值，通过更宽的喷镀成型其它部分。
陶瓷衬底12是多层布线结构的衬底部件，它具有这样的结构，即所布置的许多布线与一个硅接触器1的多个芯片(例如，32个芯片)对应，并且多个芯片产生的输入信号可以集聚在一起(例如，1/10)。此外，如图3所示，将用于防止电源变化和噪声的片状电阻器19和片状电容器20安装到陶瓷衬底12的表面(图3的上侧)，此外还可以安装连接器14。通过布线图形和通孔，将陶瓷衬底12从其上安装了片状电阻器19、片状电容器20以及连接器14等的焊盘电连接到背面的焊盘。通过焊接在陶瓷衬底12背面的ACF 13，将位于此陶瓷衬底12背面的焊盘电连接到硅接触器11的焊盘36，从而通过陶瓷衬底12、连接器14以及FPC电缆16从硅接触器11的探针17电连接到老化测试衬底7。
端盖15是覆盖硅接触器块1的部件，在其被接合到陶瓷衬底12后起加强作用。在此端盖15内，为与陶瓷衬底12的连接器14相连的FPC电缆16成型通孔21，如图3所示，此外还在其内为片状电阻器19和片状电容器20成型逸散空间(未示出)。此外，还为端盖15设置螺丝孔22，这样就可以利用悬挂螺丝(定位装置)23进行定位，在此端盖15与陶瓷衬底12、ACF13以及硅接触器11接合在一起的情况下，悬挂螺丝23从顶盖5通过弹性体3与端盖15的螺丝孔22接合。
晶片级老化测试盒的导架2是用于集成分割的硅接触器块1并用于在水平方向定位的部件，制造它的材料是热膨胀系数与测试晶片的热膨胀系数相同的材料，例如42合金或镍合金。如图2所示，例如，各分割的硅接触器块1位于被隔离为导架2的多个子框架的各框架内，并以可以上、下方向运动的情况容纳这些硅接触器块1。因此，可以实现基于分割的接触器集成型的晶片整个表面同步接触系统。
弹性体3是用于吸收硅接触器块1的探针高度波动的部件，它由诸如硅橡胶的聚合物制成。利用此弹性体3与导架2集成在一起的硅接触器块1可以独立运动并因此吸收各硅接触器11的探针11的高度波动。
顶盖5和底盖6是用于从上、下两个方向封装晶片级老化测试盒的部件，它由例如SUS或铝制成。如图2所示，例如，顶盖5和底盖6保持测试晶片4并通过与导架2和弹性体3集成的硅接触器块1从上、下两个方向封装到测试晶片4的上部。可以利用从顶盖5的上部穿过并与底盖6接合的固定螺丝(定位装置)4对顶盖5和底盖6进行定位。此外，底盖6的内表面平滑并为其设置抽真空装置，包括真空保持孔25、真空保持槽26以及微型连接器28，用于吸收测试晶片的翘曲和起伏从而均衡这些因素；温控装置，包括用于控制温度状况的表面加热器29、温度传感器30、触点31以及连接器32等。
老化测试衬底7与硅接触器块1的各陶瓷衬底12相连并且还与老化测试设备(未示出)相连。在老化测试过程中，老化测试设备提供测试控制信号，并通过获得测试结果信号进行测试。此外，为老化测试衬底7设置过电流切断电路(未示出)以切断测试晶片4的各芯片的过电流并对断开不合格芯片和产生闭锁进行控制。
在利用采用上述机械加压系统的测试设备进行晶片级老化测试情况下，在利用晶片级老化测试盒的顶盖5和底盖6对集成到导架2的硅接触器块1、弹性体3以及测试晶片4进行封装情况下，用机械方法对可以单独运动的各硅接触器块1加压，并且设置此硅接触器11的各探针17在预定压力下与测试晶片4的各芯片的测试用焊盘接触。此后，通过老化测试设备通过老化测试衬底7和各陶瓷衬底12提供对测试晶片4的各芯片进行晶片级老化测试的测试控制信号，并通过利用老化测试设备通过陶瓷衬底12和老化测试衬底7从测试晶片4的各芯片获得测试结果信号，可以对未来可能出现故障的芯片进行筛选。
在这种情况下，在晶片级老化测试盒中，为了利用包括真空保持孔25、真空保持槽26以及微型连接器28的抽真空装置减少翘曲和起伏，利用底盖6吸收测试晶片4。此后，利用机械加压过程对晶片4进行封装并还与设置在顶盖5的触点31和设置在底盖6的连接器32相连。包括表面加热器29、温度传感器30、触点31以及连接器32的温控装置用于控制测试晶片4的温度状况。此外，即使在晶片级老化测试过程期间的高温条件下，仍可以在硅接触器11的各探针17与测试晶片4的各芯片的各测试用焊盘之间获得足够对准精度，因为测试晶片4和硅接触器11具有相同热膨胀系数并且导架2与测试晶片4具有相同热膨胀系数。
此外，采用真空加压系统的测试设备不能具有与测试设备不同的硅接触器块结构，但是可以具有例如图6所示的结构。换句话说，采用真空加压系统的测试设备的构造包括多个分割的硅接触器11a；导架2a，用于集成这些硅接触器11a；FPC多层衬底12a，具有电连接到与导架2a集成的硅接触器11a的电极凸出部分；以及顶盖5a和底盖6a，用于通过经过与FPC多层衬底12a和导架2a集成的硅接触器11保持测试晶片4并通过从微型连接器28a抽真空，在大气条件下进行封装。在此真空加压系统中，在顶盖5a底盖6a之间设置真空密封圈27。即使在这种结构中，硅接触器11a和导架2a的功能与机械加压系统的硅接触器11和导架2的功能相同，并且FPC多层衬底12a的功能也与陶瓷衬底12的功能相同。
此外，在利用采用真空加压系统的测试设备进行晶片级老化测试过程时，可以以和采用机械加压系统相同的方式，通过利用大气压力对可以独立运动的各硅接触器11a加压以等距设置此硅接触器11a的各探针17从而以预定压力接触测试晶片4的各芯片的各测试用焊盘，并通过获得测试结果信号，用于在利用晶片级老化测试盒的顶盖5a和底盖6a对与导架2a、FPC多层衬底12a以及测试晶片4集成的硅接触器块11a进行封装情况下提供测试控制信号，对未来可能出现故障的芯片进行筛选。
接着，将参考图7至图9对分割的接触器集成型的基于晶片整个表面同步接触系统的晶片级老化测试过程进行详细说明。图7示出测试晶片各芯片的原理框图。图8示出硅接触器的说明图。图9示出硅接触器与芯片之间关系的说明图。
如图7所示，测试晶片4的各芯片41具有存储器电路42和用于进行晶片级老化测试过程的BIST(内建自测试)电路43，并且还此BITS电路43设置寄存器电路44、控制电路45、计数器电路46、以及解码器电路47。作为此BIST电路43的测试用焊盘48，对晶片级老化测试时钟信号、测试模式设置信号、晶片级老化测试进入信号、输入/输出信号、电源以及接地分配6个引脚。这6个引脚的测试用焊盘48被隔离到芯片41外围的一侧或两侧(优先为一侧)，并且设置特定间距用于设置其它焊盘。
在用于晶片级老化测试过程的此BIST电路43中，寄存器电路44、控制电路45以及计数器电路46根据晶片级老化测试过程的时钟信号同步运行。晶片级老化测试以输入测试模式设置信号和晶片级老化测试进入信号开始，然后利用输入到寄存器电路45的测试数据作为输入信号，根据控制电路45的控制，在地址随着计数器电路46的递增期间，通过利用解码器电路47对测试图形进行解码，可以实现存储器电路42的老化测试过程。作为老化测试的结果，将存储器电路42的好/次识别信号作为输出信号通过识别电路49输出。此外，作为输出信号，将计数器电路46的进位信号作为确认进行老化测试的信号输出。
此外，所成型的各硅接触器11(包括11a)的尺寸具有与36个芯片41对应的216个引脚的探针，因为一个硅接触器11与测试晶片4的多个芯片单元对应。即因为包括用于进行晶片级老化测试的BIST电路43，对于芯片数＝9芯片×4列＝36，探针数＝6引脚×36芯片＝216引脚(6个引脚/芯片)。例如，根据测试晶片4实现的芯片数，22个硅接触器11与一片测试晶片4对应。
根据此硅接触器11(包括11a)与芯片41之间的关系，硅接触器11的分割区50所在的位置偏离各芯片的划片区51，如图9所示。即硅接触器11的边缘位置偏离芯片41的边缘位置，在图9所示的垂直方向，硅接触器11的边缘几乎位于芯片41的中心线上，并且硅接触器11的边缘位于芯片41的测试用焊盘48与水平方向边缘之间。
在上述说明的硅接触器11(包括11a)与芯片41的关系中，设置晶片硅接触器11的各探针17电连接到多个芯片单元内各芯片41的测试用焊盘48以将晶片级老化测试的时钟信号、测试模式设置信号、晶片级老化测试进入信号以及作为控制信号的测试数据送到各芯片41，从而获得作为测试结果信号的好/次识别信号。因此，可以对芯片在未来是否有可能出故障进行识别。
因此，根据此实施例，通过采用上述说明的用于进行晶片级老化测试的测试识别的结构和分割接触集成的晶片整个表面同步接触系统，可以实现以下效果。
(1)与集成接触器比较，可以明显提高分割为多个用于一片测试晶片4的接触器的硅接触器11(11a)的生产率。即在普通晶片整个表面同步接触系统中，电探针和焊盘是必需的。因此，难于产生晶片整个表面接触的集成接触器并且降低了生产率，从而导致增加制造成本。然而，当将这种接触器分割为较小接触器时，制造过程变得非常容易，提高了生产率并降低了制造成本。
(2)当考虑布线的引出线时，集成接触器比测试晶片4大就变得不可避免，因此当测试大直径的测试晶片4时，就要加大制造设施的尺寸。同时，由于不根据测试晶片4的尺寸确定分割的硅接触器11(11a)，所以可以降低接触器的制造成本。换句话说，可以将测试晶片4例如从8英寸增大到12英寸。在这种情况下，用于12英寸晶片的晶片整个表面同步接触系统要求较小技术开发的内容包括对于接触接触器，要求开发新设施；但是对于分割的接触系统几乎可以采用原来对8英寸晶片开发的设施。
(3)当硅接触器11(11a)被用作晶片整个表面同步接触系统时，显然，可以使用LSI的最新设施作为硅接触器11(11a)的生产设施，此外，由于旧设施仍然具有足以加工硅接触器11(11a)的处理精度，此实施例的分割的接触器集成型系统至关重要。硅接触器11(11a)仅需要例如处理精度约在±2μm至±5μm之间，而不需要按比例缩小制造LSI所要求的处理精度。然而，在考虑测试晶片4制造集成晶片整个表面同步接触器时，需要诸如类似扩散设施和蚀刻设施的预处理设施。通过引入分割的接触器集成型可以实现此要求。此外，由于制造LSI的旧设施还可以用作制造硅接触器11(11a)的设施，因此降低了制造成本。
(4)由于可以单独对分割的硅接触器11(11a)进行维修，所以可以降低制造成本和维护成本。即由于可以对分割接触型进行维修，所以可以恢复老化测试盒出现的故障，并且还可以在分割的接触器内对大批量生产线进行维修。
(5)由于引入了分割的硅接触器11(11a)，所以可以容易地对测试晶片4的翘曲和起伏进行均衡。即当分割的硅接触器11(11a)被集成时，它们可以单独运行并可以独立对测试晶片4的翘曲和起伏进行均衡。
(6)当将基于分割的硅接触器11(11a)的晶片整个表面同步接触器用于晶片级老化测试时，硅接触器11(11a)在高温下具有最佳热膨胀系数。即由于即使对于进行老化测试的温度条件，测试晶片4与硅接触器11(11a)仍具有相同热膨胀系数，所以可以对晶片整个平面的探针获得足够的对准精度。此外，由于导架2也与测试晶片4具有相同热膨胀系数，所以可以将定位精度控制在允许范围内。
(7)可以将用于分割的硅接触器11(11a)的导架2的尺寸设置得较大，而与减小测试晶片4的划片区51的尺寸无关。即分割的接触系统要求导架2用于进行集成，但是可以实现较大尺寸的导架2，而无需对划片区51的尺寸作任何限制。此外，尽管划片区51趋向于减小尺寸以增加测试晶片4的芯片数量，此要求也可以实现。此外，诸如分割的硅接触器11(11a)的尺寸和精度的设计自由度可以设置得较大，而无需对划片区51作任何限制。
(8)由于为测试晶片4的各芯片41设置了BIST电路43用于进行晶片级老化测试，所以可以减少测试用焊盘48的数量并且可以优化分布测试用焊盘。即，由于在各芯片41的内部生成测试图形，所以可以将外侧的输入/输出焊盘的数量减少到最少，因此还可以将硅接触器11(11a)的探针17的数量减少到最少。
根据其优选实施例从实质上对本发明进行了说明，但是本发明并不仅仅局限于上述优选实施例，还可以在权利要求所述的范围内进行各种变更、变换。
例如，在此优选实施例中将硅接触器用作基于分割的接触器集成型的晶片整个表面同步接触系统，但是根据应用领域还可以用硅薄膜片代替硅接触器。此外，当设置硅接触器的探针在预定压力下与测试晶片接触时，可以设置硅接触器的探针通过不仅利用真空加压方法而且利用抽真空加压方法进行加压与测试晶片接触。
此外，晶片级老化测试盒结构也不局限于上述说明的例子，还可以采用包括被分割为多个至少用于一片测试晶片的接触器的硅接触器的任何结构。此外，用于一片晶片的硅接触器的分割数量和仅利用一个硅接触器覆盖的芯片的数量可以变更为多种数值。
在上述说明中，本发明被应用于对SRAM进行的晶片级老化测试，它属于本发明的技术领域，但是本发明并不仅仅局限于此领域，而且还可以应用于诸如DRAM和闪速存储器的存储器LSI以及逻辑LSI等。此外，本发明无疑还可以广泛应用于晶片交货产品、诸如MCP产品的半导体产品以及晶片级老化测试等。
不仅如此，本发明不仅可以应用于÷晶片级老化测试而且可以应用于普通老化测试和探针测试。在这种情况下，可以实现与进行晶片级老化测试的测试效果相同的测试效果。
以下将简要说明利用根据本说明书披露的典型发明获得的测试效果。
即根据本发明的半导体集成电路器件的测试设备和制造设备可以应用于老化测试和探针测试。具体地说，在晶片级老化测试过程中，通过采用分割的接触器集成型、将分割的接触器设置到均匀地与晶片的整个表面接触、使得可以单独对分割的接触器进行维修以及提高分割的接触器的生产率，可以降低制造成本。
权利要求
1.一种半导体集成电路器件测试设备，该设备包括(a)多个测试针部分，用于进行电测试，它与设置在其上成型了多个半导体集成电路器件的晶片的第一主平面上的多个端子接触；(b)单层第一布线层或多层第一布线层，与多个所述测试针部分相连；(c)多个布线/触针复合板，其各复合板包括所述所述第一布线层，其中以这样的方式保持多个测试针部分，即所述测试针部分的各塞尖伸向第一主平面。
2.根据权利要求1所述的半导体集成电路器件测试设备，其中多个所述布线/触针复合板中的各复合板分配所述测试针部分以测量成型在所述晶片的所述第一主平面上的多个芯片区。
3.根据权利要求2所述的半导体集成电路器件测试设备，其中通过在成型在所述晶片的所述第一主平面上的多个芯片区内的第一芯片区内设置多个端子与多个所述布线/触针复合板中的第一布线/触针复合板和第二布线/触针复合板的测试针接触，可以对所述测试针部分进行分配以进行测量。
4.根据权利要求3所述的半导体集成电路器件测试设备，其中所述布线/触针复合板的数量为4个或更多个。
5.根据权利要求3所述的半导体集成电路器件测试设备，其中所述布线/触针复合板的数量为9个或更多个。
6.根据权利要求5所述的半导体集成电路器件测试设备，其中利用多个所述布线/触针复合板中的各复合板覆盖的待测量芯片区的数量为9个或更多个。
7.根据权利要求5所述的半导体集成电路器件测试设备，其中利用多个所述布线/触针复合板中的各复合板覆盖的待测量芯片区的数量为16个或更多个。
8.根据权利要求7所述的半导体集成电路器件测试设备，其中多个所述布线/触针复合板利用主要由硅组成的板部件作为主要结构单元。
9.根据权利要求8所述的半导体集成电路器件测试设备，其中所述晶片利用主要由硅构成的板部件作为主要结构单元。
10.根据权利要求9所述的半导体集成电路器件测试设备，其中所述电测试就是老化测试。
11.一种半导体集成电路器件的制造方法，该方法包括步骤(a)制备多个测试针部分，用于进行电测试，多个测试针部分与多个设置在其上成型了多个半导体集成电路器件的晶片的第一主平面上的端子接触；单层第一布线层或多层第一布线层，与多个测试针部分相连；以及多个布线/触针复合板，其各复合板分别包括所述第一布线层，其中以这样的方式保持多个测试针部分，即多个所述测试针部分的各塞尖伸向第一主平面；以及(b)通过将多个布线/触针复合板中的各复合板的多个所述测试针设置到与成型在所述晶片的所述第一主平面上的多个芯片区的所述端子接触，对多个所述芯片区进行电测试。
12.根据权利要求11所述的半导体集成电路器件的制造方法，其中所述电测试即老化测试。
13.一种半导体集成电路器件的制造方法，该方法包括步骤(a)制备多个测试针部分，用于进行电测试，多个测试针部分与多个设置在其上成型了多个半导体集成电路器件的晶片的第一主平面上的端子接触；单层第一布线层或多层第一布线层，与多个测试针部分相连；以及多个布线/触针复合板，其各复合板分别包括所述第一布线层，其中以这样的方式保持多个测试针部分，即多个所述测试针部分的各塞尖伸向第一主平面；以及(b)通过将多个布线/触针复合板中的第一布线/触针复合板和第二布线/触针复合板的多个所述测试针部分的测试针设置到与成型在所述晶片的所述第一主平面上的多个芯片区中的第一芯片区的多个端子接触，进行电测试。
14.根据权利要求13所述的半导体集成电路器件的制造方法，其中所述电测试即老化测试。
15.一种半导体集成电路器件的制造方法，该方法包括步骤(a)制备多个测试针部分，用于进行电测试，多个测试针部分与多个设置在其上成型了多个半导体集成电路器件的晶片的第一主平面上的端子接触；单层第一布线层或多层第一布线层，与多个测试针部分相连；以及多个布线/触针复合板，其各复合板分别包括所述第一布线层，其中以这样的方式保持多个测试针部分，即多个所述测试针部分的各塞尖伸向第一主平面；以及(b)通过将多个所述布线/触针复合板中的各复合板的多个所述测试针部分设置到与成型在所述晶片的所述第一主平面上、包括BIST电路的多个芯片区的多个所述端子接触，对多个所述芯片区进行电测试。
16.根据权利要求15所述的半导体集成电路器件的制造方法，其中所述电测试即老化测试。
17.一种半导体集成电路器件的制造方法，该方法包括步骤(a)制备多个测试针部分，用于进行电测试，多个测试针部分与多个设置在其上成型了多个半导体集成电路器件的晶片的第一主平面上的端子接触；单层第一布线层或多层第一布线层，与多个测试针部分相连；以及多个布线/触针复合板，其各复合板分别包括所述第一布线层，其中以这样的方式保持多个测试针部分，即多个所述测试针部分的各塞尖伸向第一主平面；以及(b)通过利用真空或抽真空加压方法，将多个布线/触针复合板中的各复合板的多个所述测试针部分设置到与成型在所述晶片的所述第一主平面上的多个芯片区的多个所述端子接触，对多个所述芯片区进行电测试。
18.根据权利要求17所述的半导体集成电路器件的制造方法，其中所述电测试即老化测试。
全文摘要
本发明提供了一种半导体集成电路器件的测试设备和制造方法,在晶片级老化测试过程中,通过设置分割的接触器均衡接触到晶片的整个表面、使得可以对各接触器进行维修以及提高接触器的生产率,该方法可以降低制造成本。测试设备中机械加压系统的盒式结构的构成包括:多个分割的硅接触器块和用于集成这些硅接触器块的导架,并且盒式结构采用了分割的接触器集成型的晶片整个表面同步接触系统。因此,通过用机械方法压可以独立运动的各硅接触器块,可以均衡设置硅接触器的各探针以预定压力与测试晶片的各芯片的各测试用焊盘接触,将测试控制信号送到各芯片并且对于晶片级老化测试过程可以获得此测试结果信号。
文档编号G01R31/28GK1345086SQ0113536
公开日2002年4月17日 申请日期2001年9月30日 优先权日2000年10月3日
发明者伴直人, 难波正昭, 长谷部昭男, 和田雄二, 河野竜治, 清藤彰, 本山康博 申请人:株式会社日立制作所