专利名称：存储器测试电路和方法
技术领域：
本发明涉及存储器测试电路和方法，特别涉及用于测试多个存储器的存储器测试电路和方法。
背景技术：
近年来，LSI变得越来越精密。随之，其构造也变得复杂。特别地，已经开发了一种将需要的功能模块总地集成到一个芯片中的技术。这要求较高的智能和更复杂的构造。
随着LSI达到较高的智能，也增加了必需的存储器容量。在这种情况下，可以在LSI以外提供存储器，但在考虑到传输时间和物理尺寸时期望在LSI之内提供存储器。
然而，嵌入的存储器具有这样的问题，即很有可能发生故障，这大大地影响了LSI的产量。因此，需要存储器的可靠的操作测试。然而，随着LSI的操作速度的增加或者LSI变得更加复杂，存储器测试电路也变得复杂，因此存储器测试方法需要较大数量的步骤。
为了克服这个问题，提出了一种存储器测试方法，它能够减小电路规模和用于具有多个存储体的LSI的操作测试的步骤的必需数量(例如，见日本未审专利公开No.2004-79032)。在该公开中所公开的测试方法执行一命令，以同时将数据写入各存储体中的相同地址，并且执行一命令，以同时从这些地址中读取数据来确定该同时读取的数据是否与数据确定部件中的期望值一致，从而校验存储器的正常性。
然而，由于操作时钟的差异，在该公开中所公开的方法不能测试在不同操作时钟下以实际操作速度运行的存储器的操作。由于延迟的发生，所以它也不能测试位于物理上远程位置的存储器。这样，测试这种存储器就需要诸如BIST(内置自检测)的专用电路并且成本高。
发明内容
根据本发明的存储器测试电路包括处理器内核存储器；专用功能内核存储器；执行用于处理器内核存储器和专用功能内核存储器的测试的处理器内核；以及时钟选择器，其从输入的操作时钟中选择被应用于处理器内核的时钟，并在测试处理器内核存储器时将用于处理器内核的操作时钟提供给处理器内核，以及在测试专用功能内核存储器时将用于专用功能内核的操作时钟提供给处理器内核。根据这种构造，处理器内核能够以这种方式操作，即在处理器内核基本操作的操作时钟以及专用功能内核操作的操作时钟之间切换。也就是，能够以处理器内核基本操作的操作时钟测试处理器内核存储器，以及以专用功能内核操作的操作时钟测试专用功能内核存储器。因此，处理器内核存储器和专用功能内核存储器都能够以实际操作速度来测试，从而增加了存储器测试的可靠性。此外，用于专用功能内核存储器的测试，即到目前为止通过集成诸如BIST电路的专用电路来执行的测试，可以使用该处理器内核来执行，从而节约了成本。此外，测试程序可以改变，使得能够应付测试方法的改变而不用重新构造电路。
本发明提供了一种用处理器内核来测试处理器内核存储器和专用功能内核存储器的存储器测试方法，包括应用用于处理器内核的操作时钟和用于专用功能内核的操作时钟，以根据被测试的存储器从所应用的操作时钟中选择提供给处理器内核的时钟；当测试处理器内核存储器时，将处理器内核的操作时钟提供给处理器内核；以及当测试专用功能内核存储器时，将专用功能内核的操作时钟提供给处理器内核。以这种构造，处理器内核能够以这种方式来操作，即在处理器内核基本操作的操作时钟以及专用功能内核操作的操作时钟之间切换。也就是，能够以处理器内核基本操作的操作时钟测试处理器内核存储器，以及以专用功能内核操作的操作时钟测试该专用功能内核存储器。因此，处理器内核存储器和专用功能内核存储器都能够以实际操作速度来测试，从而增强了存储器测试的可靠性。此外，用于专用功能内核存储器的测试，即到目前为止通过集成诸如BIST电路的专用电路来执行的测试，能够使用处理器内核来执行，从而节约了成本。此外，测试程序可以改变，这使得能够应付测试方法的改变而不用重新构造电路。
根据本发明，能够测试以不同操作时钟运行的存储器，并且除此之外，也可以应付在测试物理上远程位置处的存储器中包括的延迟。
本发明的上述和其它目的、优点和特征将从下面结合附图所进行的描述中变得更加显而易见，其中图1是示出根据本发明的存储器测试电路的构造的方框图；图2是示出根据本发明的存储器测试方法的处理流程的流程图；图3是示出根据本发明的存储器测试方法的处理流程的时序图；以及图4是示出根据本发明的等待产生部件的构造的电路图。
具体实施例方式
现在将参照示意性的实施例在此描述本发明。本领域的技术人员将会意识到，使用本发明的讲解能够实现许多可选实施例，并且本发明不限于为说明而示出的实施例。
图1示出了根据本发明的实施例的存储器测试电路的整体构造。在图1中，存储器测试电路1包括处理器内核10、处理器内核存储器11、专用功能内核12、专用功能内核存储器13、定时补偿电路140-142、等待产生部件15、选择器160-162、数据确定部件17和三态缓存器18。
处理器内核10执行存储器测试电路中的算术处理。处理器内核10与处理器内核存储器11连接，并根据从操作时钟选择器160选择性地应用的时钟频率进行操作。处理器内核存储器11是用于处理器内核10的算术处理的存储单元，并且与处理器内核10连接。处理器内核存储器11是被存储器测试电路1测试的多个存储器中的一个。处理器内核存储器11由包括存储体110、存储体111、存储体112和存储体113的多个存储体构成。
专用功能内核12是用于执行专用功能的专用电路。专用功能内核12通过控制信号选择器161与专用功能内核存储器13连接，并在正常操作期间通过使用连接的专用功能内核存储器13来操作，然而，处理器内核10在存储器测试操作期间执行该操作，因此专用功能内核12在存储器测试期间不进行操作。专用功能内核存储器13是一存储单元，用于执行专用功能内核12的功能，并通过控制信号选择器161与专用功能内核12连接。专用功能内核存储器13是被存储器测试电路1测试的多个存储器中的一个。该专用功能内核存储器13由包括存储器130和131的多个存储器组成。
定时补偿电路140-142调整定时，其中在该定时上处理器内核10向/从专用功能内核存储器13输入/输出数据，并且定时补偿电路140-142分别由移位寄存器组成。定时补偿电路140-142位于存储器测试电路1中的3个部分中。定时补偿电路140是控制信号定时补偿电路，定时补偿电路141是存储器读数据定时补偿电路，而定时补偿电路142是存储器写数据定时补偿电路。
等待产生部件15产生等待信号，并将所产生的等待信号提供给处理器内核10。等待产生部件15只用于控制处理器内核10测试专用功能内核存储器13的定时。
选择器160-162用于选择两个或多个输入信号中的一个并输出所选择的信号的电路。选择器160-162位于存储器测试电路1中的3个部分中，相应于操作时钟选择器160、控制信号选择器161和写数据选择器162。
数据确定部件17接收从处理器内核存储器11的每个存储体提供的值，以及从专用功能内核存储器13的每个存储体提供的值，并确定这些值是否与期望值相一致。能够基于该确定结果检验每个存储器的正常性。确定结果被发送到处理器内核10。此外，如果确定存储器异常，则数据确定部件17会向处理器内核10输出中断信号，以强制地终止测试操作。
三态缓存器18控制来自存储器的输出信号。三态缓存器18以如下方式来控制输出信号，即只允许来自所选择的存储体的输出。简而言之，三态缓存器18只输出来自所选择的存储体的信号，而不会输出来自其余存储体的信号。三态缓存器18位于存储器测试电路1中的7个部分中。
接着将给出存储器测试电路1中的存储器测试操作的处理流程的描述。由处理器内核10执行存储器测试处理。用于存储器测试处理的程序预先安装在存储器测试电路1中，或从外部读取。
现在参考图2的流程图，首先描述用于处理器内核存储器11的存储器测试操作。在用于处理器内核存储器11的存储器测试操作期间，处理器内核10在其正常操作的操作时钟下进行操作。这样，操作时钟选择器160从2个输入操作时钟中选出用于处理器内核10的正常操作的操作时钟，并将所选择的操作时钟提供给处理器内核10以及处理器内核存储器11的每个存储体。
存储器测试处理按如下步骤执行首先数据被写入到存储器中并且然后从该存储器中读出，确定读出的值是否与期望值一致。在本发明的实施例中，同时将数据写入所有存储体中和从所有存储体中读取数据，从而减少测试步骤的数量以及执行时间。在下文中，将给出关于如何执行该处理的详细描述。
首先，处理器内核10执行全部写入命令，以将数据写入到处理器内核存储器11的所有存储体中(S101)。此时，从处理器内核10输出到处理器内核存储器11的信号是地址信号、存储体选择信号、读/写控制信号和存储器时钟。
地址信号是用于识别读出或写入命令所指向的每个存储器的地址的信号。地址的比特数量是根据存储器容量来设置的。在通常的写入命令的情况下，存储体是根据地址来识别的。在全部写入命令的情况下，输出各个存储体所公用的地址。
关于存储体选择信号，信号“1”(代表选择)只施加给对于常规写入命令而写入数据的存储体。相反，对于全部写入命令，信号“1”被施加给所有的存储体。
读/写控制信号是表示向/从每个存储器写入或读取数据的信号。信号“0”和“1”分别表示读和写。在执行写命令时，输出表示“写”的值。
在完成从处理器内核10向处理器内核存储器11输出控制信号之后，作为要写入的值的写数据从处理器内核10发送到处理器内核存储器11的每个存储体中。从处理器内核10接收到写数据之后，处理器内核存储器11的每个存储体与存储器时钟同步地存储该写数据。
在完成将输入的写数据写入处理器内核存储器11的每个存储体之后，处理器内核10执行全部读取命令以从处理器内核存储器11的每个存储体中读取数据(S102)。此时，除了表示“读”的值作为读/写控制信号被输出之外，从处理器内核10输出到处理器内核存储器11的每个信号都与该全部写入命令相似。
从处理器内核10接收控制信号之后，处理器内核存储器11的每个存储体都输出读数据，其中读数据是存储在与包括在接收的控制信号中的地址信号相对应的地址中的值。在常规存储器读命令的情况下，读数据被输出到处理器内核10；在用于存储器测试操作的全部读取命令的情况下，处理器内核存储器11的每个存储体将读数据提供给数据确定部件17。该读数据可以应用于处理器内核10，该处理器内核10可以依靠测试操作来处理输入的读数据。
从处理器内核存储器11的每个存储体接收读数据之后，数据确定部件17确定输入的读数据是否与期望值一致(S103)。此时使用的期望值预先存储在数据确定部件17中。如果存在多个期望值，则它们被分别存储在数据确定部件17的寄存器中，并基于来自处理器内核10的期望值寄存器选择信号来确定哪一个寄存器中存储的哪一个值用作期望值。
如果确定结果显示输入的读数据与期望值一致(S104)，那么处理器内核存储器11的每个存储体的地址被确定为正常。否则，该地址部分就被确定为异常。当地址部分为异常时，数据确定部件17向处理器内核10输出带有此含义的信号(S105)。在这种情况下，表示异常地址的信号可用作强制终止信号以终止测试操作。
对处理器内核存储器11的每个存储体的全部地址执行这种处理(S106)，从而完成用于处理器内核存储器11的存储器的测试操作。以这种方式，通过采用全部写入命令和全部读取命令可同时对各个存储体进行存储器测试，这使得能够减少测试步骤的数量以及测试周期。
接下来，给出专用功能内核存储器13的存储器测试操作的描述。这种存储器测试操作的主要原则，即使用全部写入命令和全部读取命令向/从每个存储器读/写数据的操作以及用数据确定部件17确定异常，与用于处理器内核存储器11的存储器测试操作相同。然而，这里对将该专用功能内核存储器13连接到处理器内核10并进行操作上有几点需要考虑，其中该专用功能内核存储器13主要用于操作专用功能内核12。其中一点是常规的时钟频率在处理器内核10和专用功能内核存储器13之间是不同的。另外一点是专用功能内核存储器13位于距离物处理器内核10的物理远程位置，因此会发生连线延迟。因此应当采取解决这些问题的措施。
在测试专用功能内核存储器13的情况下，处理器内核10以专用功能内核12的操作时钟进行操作。对于这种设置，存储器测试能够以实际速度来进行，因此增强了测试的可靠性。这样，操作时钟选择器160从两个输入的操作时钟中选择用于专用功能内核12的操作时钟，并将选择的操作时钟应用于处理器内核10以及专用功能内核存储器13中的每个存储器。
首先，处理器内核10执行全部写入命令，以将数据写到专用功能内核存储器13的每个存储器中。这时，处理器内核10将控制信号输出给专用功能内核存储器13的每个存储器。控制信号通过控制信号定时补偿电路140和控制信号选择器161进行输出。
控制信号定时补偿电路140是一种用于补偿由于这种线路设置而产生的延迟的电路，并使用移位寄存器对输出的控制信号调整定时，其中这种线路设置是专用功能内核存储器13物理上远离处理器内核10。
控制信号选择器161在正常操作期间选择来自专用功能内核12的信号，以将该信号输出给专用功能内核存储器13，并且在用于专用功能内核存储器13的存储器测试操作期间选择来自处理器内核10的控制信号，以将该信号输出给专用功能内核存储器13。
此外，用于输出控制信号的定时通过移位寄存器进行调整，至于存储器读数据和存储器写数据的输入/输出，分别采用存储器读数据定时补偿电路141和存储器写数据定时补偿电路142进行调整。而且，当存储器写数据输出给专用功能内核存储器13时，写数据选择器162选择来自处理器内核10的写数据，并将选择的数据输出给专用功能内核存储器13。
如果在数据读取时从处理器内核10输出给专用功能内核存储器13的控制信号和从专用功能内核存储器13向处理器内核10输出的数据，从控制信号的输出和来自专用功能内核12的数据有了延迟，那么需要延迟处理器内核10，以便从专用功能内核存储器13接收数据。在这种情况下，等待产生部件15产生等待信号，并将该信号提供给处理器内核10。接收来自等待产生部件15的等待信号之后，处理器内核10进入等待状态，以延迟数据输入定时。通过预先测量必须的等待周期的数量来设置并输出与等待周期的数量相应的等待信号，就可以确定设置多少等待周期。关于这一点，1个周期指的是指应用于处理器内核10的操作时钟的1个时钟周期。
给出定时控制的处理流程的具体描述。图3是示出用于专用功能内核存储器13的存储器测试操作的处理流程的时序图。在本发明的实施例中，对这种情况做出解释，即用于从处理器内核10向专用功能内核存储器13传输信号所需的周期是1个时钟周期。
首先，描述执行写命令的情况。地址信号和读/写控制信号从处理器内核10输出到专用功能内核存储器13(S201)。这种控制信号临时应用于控制信号定时补偿电路140。
控制信号定时补偿电路140将输入的地址信号和读/写控制信号以延迟了预定数量的周期的定时输出给专用功能内核存储器13(S202)。能够根据信号传输时间来确定延迟多少周期。
控制信号定时补偿电路140将在图3的定时中接收的地址信号和读/写控制信号，以预定数量的周期的延迟，输出给专用功能内核存储器13。此后，专用功能内核存储器13从定时补偿电路140接收地址信号和读/写控制信号。然后，来自处理器内核10的输出数据信号通过存储器写数据定时补偿电路142输入。与控制信号定时补偿电路140相似，存储器写数据定时补偿电路142控制定时，以将输入的写数据信号输出给专用功能内核存储器13。
在通过控制信号定时补偿电路140和存储器写数据定时补偿电路142从处理器内核10接收地址信号、读/写信号和写数据信号之后，专用功能内核存储器13确定写命令是基于该读/写控制信号发出，以将地址信号所表示的地址重写为用写数据信号所表示的值。
以这种方式，处理器内核10以用于专用功能内核12的时钟来驱动，并且信号输出定时通过控制信号定时补偿电路140和存储器写数据定时补偿电路142来控制，由此使得能够以专用功能内核12实际操作的速度将数据写入专用功能内核存储器13。
随后，描述执行读命令的情况。传输地址信号和读/写控制信号的方法与执行写命令时的相同，因此它的描述在此省略。
在通过控制信号定时补偿电路140接收地址信号和读/写控制信号之后，专用功能内核存储器13确定读命令是基于读/写控制信号发出，并将存储在由地址信号表示的地址处的值输出给数据确定部件17。
从专用功能内核存储器13输出的读数据信号临时锁存在存储器读数据定时补偿电路141。与控制信号定时补偿电路140和存储器写数据定时补偿电路142相似，存储器读数据定时补偿电路141调整用于该读数据信号的输出定时，以将该信号输出给数据确定部件17。
除了在等待复位之后执行匹配确定之外，数据确定部件17从写数据定时补偿电路142接收读数据信号之后的存储器测试处理与用于处理器内核存储器11的存储器测试处理相似，因此在此省略对它的描述。
该实施例的存储器测试电路1也将从专用功能内核存储器13输出的读数据信号发送到处理器内核10。这是为当用于存储器测试操作的算法改变时使用处理器内核10中的读存储器数据。这样，能够适应设计存储器测试电路1之后最新定义的存储器测试算法。
下面描述将从专用功能内核存储器13输出的读数据信号输入到处理器内核10的方法。
处理器内核10从存储器读数据定时补偿电路141接收读数据信号。这时，信号传输中包含了延迟。在将来自处理器内核10的控制信号输出到专用功能内核存储器13中，以及在将来自存储器读数据定时补偿电路141的数据输入到处理器内核10中包含了1个周期的延迟；这样，总共产生了2个周期的延迟。因此，处理器内核10以2个周期的延迟接收来自存储器读数据定时补偿电路141的读数据信号(S203)。
所以，等待产生部件15考虑到延迟2个周期的定时，产生与2个周期相应的等待信号，并将这些信号输出给处理器内核10。这时，等待周期的数量可以通过选择器或程序来改变。在接收来自等待产生部件15的等待信号之后，处理器内核10等待2个周期，然后接收来自存储器读数据定时补偿电路141的读数据信号(S204)。通过以这种方式设置与数据传输的延迟相应的等待，处理器内核10能够接收从专用功能内核存储器13中输出的读数据信号。
接下来描述等待产生部件15。图4示出了等待产生部件15的电路构造实例。等待产生部件15包括0等待产生电路150、1等待产生电路151、2等待产生电路152和3等待产生电路153；各等待产生电路与选择器154相连接。如果需要能够产生4个或更多等待周期的产生电路，那么可以相似地并联连接该电路。
如果等待周期的数量在测试操作过程中是固定的，那么等待产生部件15就事先从外部输入等待数量选择信号，并根据该输入的等待数量选择信号选择等待产生电路。等待产生部件15将从等待产生电路输入的等待信号输出给处理器内核10。
等待产生部件15中的等待周期的数量可以用程序来改变。也就是说，用于存储等待预置值的寄存器和计数器位于等待产生部件15之内，并且计数器在每个周期以1递增。当计数器的值达到存储在寄存器中的预置值时，确定经过了规定的等待时间(等待周期或次数)，并取消等待时间的设置。然后，复位计数器以便处理下一个等待周期。
以此方式，处理器内核10能够执行用于专用功能内核存储器13的存储器测试操作。以这种方法，不必为测试由专用功能内核所使用的存储器安装专用硬件，从而节约了成本。此外，在安装专用硬件的情况下，每当测试方法改变时就要重新构造硬件。然而，根据本发明的方法，可通过改变程序来改变测试方法，这使得能够灵活地测试存储器。
显然，本发明不限于上面的实施例，在不偏离本发明的范围和精神的情况下可以对其修改和改变。
权利要求
1.一种存储器测试电路，包括处理器内核存储器；专用功能内核存储器；处理器内核，执行用于处理器内核存储器和专用功能内核存储器的测试；以及时钟选择器，其从输入的操作时钟中选择应用于处理器内核的时钟，将用于处理器内核的操作时钟提供给处理器内核以用于测试处理器内核存储器，以及将用于专用功能内核的操作时钟提供给处理器内核以用于测试专用功能内核存储器。
2.根据权利要求1的存储器测试电路，还包括定时补偿电路，用于控制处理器内核和专用功能内核存储器之间的数据输入/输出定时。
3.根据权利要求2的存储器测试电路，还包括等待产生部件，其根据用于处理器内核的数据传输时间和用于专用功能内核的数据传输时间之间的延迟，将等待信号应用于处理器内核，其中该处理器内核根据基于等待信号的延迟来执行处理。
4.根据权利要求3的存储器测试电路，其中等待产生部件能够改变在其中输出等待信号的周期的数量。
5.根据权利要求1的存储器测试电路，还包括输入选择器，其在专用功能内核和处理器内核之间切换，用于将控制信号和数据应用于专用功能内核存储器。
6.根据权利要求1的存储器测试电路，其中处理器内核存储器和专用功能内核存储器的每一个都具有多个存储体，处理器内核执行全部写入命令以同时将数据写入到被测试的存储器中的所有存储体中，并且执行全部读取命令以同时从被测试的存储器中的所有存储体中读取数据，以及存储器测试电路还包括数据确定部件，其同时确定来自被测试的存储器中的所有存储体中的读取数据是否与期望值一致。
7.根据权利要求6的存储器测试电路，其中数据确定部件包括存储期望值的多个寄存器，并且根据基于来自处理器内核的期望值寄存器选择信号的所选寄存器来选择期望值。
8.一种用处理器内核来测试处理器内核存储器和专用功能内核存储器的存储器测试方法，包括接收用于处理器内核的操作时钟和用于专用功能内核的操作时钟，以根据被测试的存储器从所应用的操作时钟中选择提供给处理器内核的时钟；将用于处理器内核的操作时钟提供给处理器内核以用于测试处理器内核存储器；以及将用于专用功能内核的操作时钟提供给处理器内核以用于测试专用功能内核存储器。
9.根据权利要求8的存储器测试方法，还包括控制处理器内核和专用功能内核存储器之间的数据输入/输出定时，以用于测试专用功能内核存储器。
10.根据权利要求9的存储器测试方法，其中处理器内核根据用于处理器内核的数据传输时间和用于专用功能内核的数据传输时间之间的延迟，来执行等待处理，以用于测试该专用功能内核存储器。
11.根据权利要求10的存储器测试方法，其中等待处理能够改变等待周期的数量。
12.根据权利要求8的存储器测试方法，其中专用功能内核和处理器内核根据所述选择来进行切换，以将控制信号和数据应用于专用功能内核存储器，用于测试专用功能内核存储器。
13.根据权利要求8的存储器测试方法，其中处理器内核存储器和专用功能内核存储器的每一个都具有多个存储体，处理器内核执行全部写入命令以同时将数据写入到被测试的存储器中的所有存储体中，并且执行全部读取命令以同时从被测试的存储器中的所有存储体中读取数据，以及同时确定来自被测试的存储器中的所有存储体中的读取数据是否与期望值一致。
14.根据权利要求13的存储器测试方法，其中设置多个期望值，并且根据来自处理器内核的信号来选择一个期望值。
全文摘要
为了测试以不同操作时钟操作的存储器并解决在物理上远程位置处的存储器中包括的延迟。本发明的存储器测试电路用处理器内核来测试处理器内核存储器和专用功能内核存储器，并包括时钟选择器，用于接收用于处理器内核和用于专用功能内核的操作时钟以从两者中选择一个应用于处理器内核；控制单元，通过使用选择器，当测试处理器内核存储器时将用于处理器内核的操作时钟提供给处理器内核，以及当测试专用功能内核存储器时将用于专用功能内核的操作时钟提供给处理器内核。通过这种设置，能够测试以不同操作时钟运行并由专用功能内核使用的存储器。
文档编号G01R31/28GK1779865SQ200510113429
公开日2006年5月31日 申请日期2005年10月8日 优先权日2004年10月5日
发明者青木良行 申请人:恩益禧电子股份有限公司