专利名称：优化探针台扎针次数的方法
技术领域：
本发明涉及一种大规模集成电路芯片量产测试中测试时间优化的方 法，特别是涉及一种优化探针台扎针次数的方法。
技术背景在大规模集成电路芯片量产测试中，测试时间是一个非常重要的指 标，每枚晶园的扎针次数、测试时间均不相同。由于受到现有探针台的设 计的限制，无法自行优化扎针次数，因此有可能存在一些冗余的扎针次数， 浪费了整枚晶园的测试时间。发明内容本发明要解决的技术问题是提供一种对探针台扎针次数进行优化的 方法，它可以最大限度的实现探针台扎针次数的优化，从而减少测试时间。为解决上述技术问题，本发明的优化探针台扎针次数的方法是采用如 下技术方案实现的，首先，对被测晶园进行芯片分布取样，然后，根据晶 园图形和探针卡形状的具体情况，对所有可能的步进路线进行穷举计算， 得到所有可能路线的扎针次数，并同时记录所有可能路线的起始位置和步 进路线，从所有结果中选取最少的扎针次数进行起始位置和行进路线的指 定。采用本发明的方法可以在程序优化的基础上，尽最大可能縮短量产晶园的测试时间。例如釆用优化方法进行整枚晶园测试大约可节省10 30
次芯片测试的时间，对于测试时间较长的芯片来说，无疑节省了大量测试 时间，最大限度降低了芯片的测试成本。
下面结合附图与具体实施方式
对本发明作进一步详细的说明 图1是探针台实际测试时步进方式示意图；图2是依据图1所示的步进方式在晶园的不同起始位置扎针的示意图；图3是实现本发明所述方法的测试系统示意图。
具体实施方式
如图3所示，采用本发明的方法对多芯片晶园进行量产并行测试，可以 采用由大型逻辑测试仪、自动探针台和专用探针卡等硬件构成的硬件测试 系统l，并将由操作系统、专用测试程序及专用测试向量等构成的软件测试 系统2输入该硬件系统1进行测试。测试对象是量产芯片(被测元件)。并行测试的个数由测试仪可以支持 的方式决定，可以为4个/8个、16个/32个等。测试用探针卡形状为长方形如AxB， A、 B可为l、 2、 4、 8、 16。同测 方式为lx(2/4/6/8/16)、 2x(2/4/6/8/16)、 4x(2/4/6/8/16) 、 8x(2/4/6/8 /16)或16x (2/4/6/8/16)。软件测试系统2的专用测试程序采用了对所有的可能的步进路线(穷举 算法)进行计算的方法，先对整枚晶园的芯片分布取样，其次根据探针卡 形状与晶园芯片分布匹配的情况，将所有路线的扎针次数计算出来进行比 较，并且记录所有可能路线的步进方式。本发明对支持图l所示步进方式的
探针台具有很好的适用性；对于不同探针台、不同晶园分布均可以计算， 适用范围广泛。在对所有的可能路线进行计算后，根据每条线路扎针次数的具体情 况，对数据进行整理，并同时记录所有可能路线的起始位置和步进路线， 从所有结果中选取最少的扎针次数进行起始位置和行进路线的指定从而 使得整枚晶园测试时间最少，，优化测试时间。例如对于图2所示晶园分布图，所用的探针卡形状为2x8，则根据图 l的行进路线的方式，根据起始位置的不同，从左至右之字型共有8种方 式，从上至下之字型共有2种方式，则共有十种方式，将每一种路线的扎 针次数计算出来，得到10个数据，从中挑选出最少的次数，并得到最优 化路线。图2 (a)所示的方式，进行测试，从黑色标记处起始，路线从左至 右之字型，即图1 (a)所示的步进方式，每枚芯片共需1767次扎针测试。图2 (b)所示的方式，进行测试，从黑色标记处起始，路线从上至 下之字型，即图1 (b)所示的步进方式，每枚芯片共需1710次扎针测试。
权利要求
1、一种优化探针台扎针次数的方法，其特征在于首先，对被测晶园进行芯片分布取样，然后，根据晶园图形和探针卡形状的具体情况，对所有可能的步进路线进行穷举计算，得到所有可能路线的扎针次数，并同时记录所有可能路线的起始位置和步进路线，从所有结果中选取最少的扎针次数进行起始位置和行进路线的指定。
2、 如权利要求l中所述的优化探针台扎针次数的方法其特征在于同测探针卡形状为长方形，同测方式为lx(2/4/6/8/16)、 2x (2/4/6/8/16)、 4x (2/4/6/8/16) 、 8x (2/4/6/8/16)或16x (2/4/6/8/16)。
全文摘要
本发明公开了一种优化探针台扎针次数的方法，通过对晶圆上所有芯片的位置进行数据采集，并根据探针卡的形状与晶圆匹配的形状，将所有可能的扎针路线及次数全部计算出来，根据结果得到最少的扎针次数。采用本发明的方法可以极大限度缩短整枚晶圆的测试时间，极大的降低的测试成本，提升芯片的竞争力。
文档编号G01R31/00GK101149413SQ20061011640
公开日2008年3月26日 申请日期2006年9月22日 优先权日2006年9月22日
发明者惠力荪, 杜发魁, 桑浚之 申请人:上海华虹Nec电子有限公司