专利名称：半导体集成电路器件及其检测方法、半导体晶片、以及老化检测设备的制作方法
技术领域：
本发明涉及能够对多个半导体集成电路同时进行老化或检测的 老化检测方法以及用于该方法的半导体集成电路器件。
背景技术：
近年来，安装有半导体集成电路器件的电子设备的小型化和低价 格化的进展显著，与此同时，对半导体集成电路器件的小型化和低价 格化的要求也越来越高。
而伴随着半导体集成电路的高集成化和高性能化，对半导体集成 电路器件(以下，简称为芯片)的检测步骤变得复杂，检测成本的增 加成为一个问题。此外，需要通过老化来除去初期不合格品，并且老 化所需时间的增加也导致了检测成本的增加，这些都成为问题。
通常，用l块检测板(器件)对在晶片上制作的多个芯片区域(以 下，仅标记为"芯片")统一实施老化检测。作为高效进行老化检测 的条件可列举出不使不合格芯片混入老化检测工序。当混入了不合格 芯片时，由于布线短路和闭锁现象等而导致在不合格芯片内流过大电 流而产生电压下降，有可能不能对同一检测板(器件)上的其它合格 芯片实施正常的老化检测。并且，有时会损坏合格芯片，情况严重时 甚至会破坏检测设备本身。这样，由于混入不合格芯片而导致多余的
老化检测成本增加。因此，不使不合格芯片混入老化工序是非常重要的。
可以考虑到混入老化检测工序的不合格芯片有2种情况。 一种是 进入老化工序之前的不合格芯片，另一种是老化工序中产生的不合格
心巧o
首先，老化工序之前的不合格芯片通常通过检测来进行筛选。尤 其在晶片级老化的情况下，在检测晶片上形成的全部芯片来判断是否 合格之后，除去不合格芯片。作为除去该不合格芯片的方法，有如在 日本特开平7-169806 (专利文献l)所公开的那样，用作为绝缘体的 树脂覆盖不合格芯片的电源和信号线端子的电极部分，并切断对不合 格芯片的电源供给的方法。
图11是表示现有的半导体集成电路的检测方法的流程图。如该 图11所示，在半导体扩散工序结束之后，为了筛选老化工序检测之 前的不合格芯片，在晶片状态下检测形成在晶片上的全部芯片。作为 检测内容，可以进行电源与GND之间的短^各和简单的动作测试。或 者，除此之外，当芯片内部具备自检电路并使用该电路进行老化时， 进行其自检电路的测试等，以及进行使用DC、 AC的功能测试等。对 于通过检测而判断为不合格品的芯片，可以在芯片上作标记来区分合 格品与不合格品。接着，按照标记来除去不合格芯片。除去方法是用
绝缘体树脂覆盖不合格芯片的电源和信号线端子的电极部分，切断对 不合格芯片的电源供给。之后，进行老化检测。
下面简单地说明消除在老化工序中产生的不合格芯片的影响的 方法。有在老化检测之前的冲企测中是合格品^旦在老化检测中成为不合 格品的情况，在该情况下，与上述所示的老化检测之前的不合格芯片 一样会给合格芯片带来不利的影响。为解决该问题，有以下方法如 在日本特开平8-170977 (专利文献2)中所公开的那样，在各芯片内 部设置电流限制电路，当产生不合格芯片并流过超过预定量的电流 时，限制电流供给。利用该方法能正确地进行老化检测，且能避免检 测设备发生故障。
专利文献1:日本特开平7-169806 专利文献2:日本特开平8-17097
发明内容
但是，专利文献1中记载的现有方法存在以下缺陷，即必须用绝 缘体树脂膜可靠地覆盖不合格芯片的电源和信号线端子的电极部分， 如果在树脂涂层不完全的情况下进行老化，则会在不合格芯片中流过 大电流，从而会对合格芯片造成不利的影响。
另外，在专利文献2中记载的现有方法中存在以下缺陷，即由于 在各芯片内部具备电流限制电路而限制了对要流过超过预定量的电 流的不合格芯片的电流供给，但却不能停止不合格芯片自身的动作， 从而导致提供多余的电力。
另外，在现有的老化检测中，没有记录检测中产生的不合格芯片 是在检测开始之后经过多长时间产生以及产生了多少个这样的机构。 因此，存在以下缺陷，即不能正确地4巴握在老化4企测工序中初期产生 不合格品的收敛性，从而在设定适当的老化时间上花费时间。
另外，当在晶片状态下进行老化检测时，受探针板的物理条件的 制约，可使用的端子数量有限。当每块晶片的芯片制作数量由于半导 体扩散工序的小型化、晶片的大口径化而增加时，可使用于每一块芯 片的探针的端子数量(触点数量)变少，存在着电力供给不足、施加 信号供给不足这样的给检测带来障碍的缺陷。
另外，老化检测的实施时间通常以几小时到几天为单位，成为导 致检测成本大的主要因素，也成为导致全部检测成本上升的主要因 素。
为了解决至少一个上述缺陷，本发明的目的在于提供能进行正确 的老化检测并且能减少检测时不必要的电力消耗的检测方法和应用 于该方法的半导体集成电路。
作为用于解决上述课题的方法，改变现有的半导体扩散工序流程 和晶片级老化的流程。在杂质扩散工序中，在对晶片附加绝缘表面保
护膜的工序之前暂时结束扩散，对附加绝缘表面保护膜之前的晶片实 施晶片测试，并提取合格芯片或不合格芯片的坐标。在晶片测试之后， 根据提取的坐标在合格芯片上形成通常的保护膜用掩模即形成保护 端子以外的芯片表面的保护膜，在不合格芯片上形成覆盖整个芯片的 保护膜用掩模即形成覆盖包括端子在内的整个芯片表面的保护膜。由 此，在老化检测中，不合格芯片的端子由于绝缘表面保护膜而成为不 导通状态，从而能切断对不合格芯片的电源供给或信号施加。
另外，作为用于解决上述课题的方法，通过为了进行芯片的合格 品判断而在芯片中内置自检电路或设置具有与此相同功能的芯片外 电路来实现。该自检电路的功能是在判断出所检测的芯片为不合格芯 片的情况下，或停止芯片内部的时钟信号或固定输入信号。通过停止 不合格芯片的动作能够减少不必要的电力供给。另外，通过将判断信 号传送至老化检测设备，停止来自老化检测设备的电源供给、信号施 加来切断对不合格芯片的电源供给、信号施加。
另外，作为用于解决上述课题的方法，还可以具有以下功能，即， 将从芯片的自检电路输出的判断信号传送至老化检测设备侧，设备接
收到FAIL判断信号后，老化检测设备记录该时刻和不合格芯片的数量。
另外，作为用于解决上述课题的方法，为了能够将某个芯片的输 出信号作为输入信号施加至其它芯片的输入端子，在晶片上的例如划 片槽上形成布线。由此，能够由其它芯片的输出信号供给输入施加信 号，能够以较少的探针端子数量对多个芯片施加信号。
另外，作为用于解决上述课题的方法，在老化检测中，使用设置 在芯片内部或外部的自检电路，进行与探针检测和出厂检测同样的检 测。这样，能够省掉现有的纟采针检测和出厂4企测，实现4全测成本的削 减。
因此，本发明的第一半导体集成电路器件检测方法包括步骤(a), 在晶片状态下检测半导体芯片是否合格，该半导体芯片形成在晶片 上，制作有具有电极焊盘的集成电路；步骤(b),在由上述步骤(a)
判断为合格品的上述半导体芯片的除了上述电极焊盘以外的区域上
形成第一绝缘保护膜；步骤(c),在由上述步骤(a)判断为不合格 品的上述半导体芯片的整个上表面上形成第二绝缘保护膜；以及步骤 (d)，使用老化检测设备进行上述晶片老化的检测。
根据该方法，在老化检测中，能够可靠地切断对不合格芯片的电 源供给和信号施加，因此能够防止在合格芯片中流过规定以上的大电
本发明的第二半导体集成电路器件检测方法，使用老化检测设备 和设置有探针端子且检测时连接在上述老化检测设备上的探针板来 进行集成电路的老化检测，其中集成电路设置在形成于晶片上的半导 体芯片上且具有自检电路，上述检测方法包括步骤(a)，使上述半 导体芯片上的输入端子和上述探针端子连接，从上述老化检测设备对 上述输入端子施加输入信号，对上述集成电路的电特性进行晶片级老 化检测，其中，上述步骤(a)包括步骤(al),上述自检电路判 断设置在上述半导体芯片上的上述集成电路是否合格；和步骤U2), 当由上述步骤(al)判断为不合格品时，停止对上述半导体芯片的上 述老化检测，当判断为合格品时，继续对上述半导体芯片的上述老化 检测。
根据该方法，能够停止对不合格芯片的老化检测，因此能够减少 对不合格芯片的不必要的电力供给。另外，能够防止在老化检测中在 不合格芯片中流过大电流，因此能够更准确地进行检测，并且能够防 止老化检测设备发生故障。
本发明的第三半导体集成电路器件检测方法，使用老化检测设备 和设置有探针端子且检测时连接在上述老化检测设备上的探针板来 进行集成电路的老化检测，该集成电路设置在形成于晶片上的半导体 芯片上，具有自检电路和FAIL数计数电路，上述检测方法包括步骤 (a),使上述半导体芯片上的输入端子和上述探针端子连接，从上 述老化检测设备对上述输入端子施加输入信号，对上述集成电路的电 特性进行晶片级老化检测，其中，上述步骤(a)包括步骤(al),
上述自检电路判断设置在上述半导体芯片上的上述集成电路是否合
格；步骤(a2)，上述FAIL数计数电路对由上述步骤(al )判断出 上述半导体芯片为不合格的次数进行计数，当计数值在预定值以下 时，判断上述半导体芯片为合格品，当计数值超过预定值时，判断上 述半导体芯片为不合格品；以及步骤(a3)，停止对由上述步骤(a2) 判断为不合格品的上述半导体芯片的上述老化检测。
根据该方法，当在噪声叠加在输入信号中时等，能够防止将原本 为合格品的芯片判断为不合格品。
本发明的第四半导体集成电路器件检测方法，使用老化检测设备 和设置有探针端子且检测时连接在上述老化检测设备上的探针板来 进行集成电路的老化检测，该集成电路设置在形成于晶片上的半导体 芯片上，具有第一自检电路和第二自检电路以及判断电路，上述检测 方法包括步骤(a),使上述半导体芯片上的输入端子和上述探针端 子连接，从上述老化检测设备对上述输入端子施加输入信号，对上述 集成电路的电特性进行晶片级老化检测，其中，上述步骤(a)包括 步骤(al),上述第一自检电路判断设置在上述半导体芯片上的上述 集成电路是否合格；步骤(a2),当由上述步骤(al )判断为上述半 导体芯片不合格时，上述第二自检电路判断上述半导体芯片是否合 格；步骤(a3)，当上述步骤(al)和(a2 )都判断为不合格品时， 上述判断电路判断上述半导体芯片为不合格品；以及步骤(a4),停 止对由上述步骤(a3)判断为不合格品的上述半导体芯片的上述老化 检测。
根据该方法，能够防止由于噪声等突发原因而将原本为合格品的 芯片判断为不合格芯片。
本发明的第五半导体集成电路器件检测方法，使用老化检测设 备、探针板和芯片外电路，进行设置在上述半导体芯片上的集成电路 的老化检测，其中，上述探针板设置有探针端子，检测时连接在上述 老化检测设备上，上述芯片外电路设置在形成于晶片上的每个半导体 芯片上且配置在上述晶片的划片槽上，上述检测方法包括步骤(a),
使上述半导体芯片上的输入端子和上述探针端子连接，从上述老化检 测设备对上述输入端子施加输入信号，对上述集成电路的电特性进行
晶片级老化检测，其中，上述步骤(a)包括步骤(al)，上述芯 片外电路接收来自上述半导体芯片的控制信号，判断上述半导体芯片 上的上述集成电路是否合格；步骤(a2)，上述芯片外电路使对由上
这样，即使将根据从半导体芯片输出的控制信号使老化检测停止 的电路(芯片外电路)设置在半导体芯片的外部，也能够停止对不合 格芯片的电力供给，减少多余的电力供给。另外，能够防止在不合格 芯片中流过大电流，抑制供给到合格芯片的电压的下降，因此能够进 4亍正确的一企测。
本发明的半导体集成电路器件，具有用于接收来自外部的输入信 号的输入端子，设置于半导体芯片上，其具备以下功能，即，当进行 用于检测上述半导体集成电路器件的老化检测时，根据对上述输入端 子的上述输入信号的输入，对设置有其本身的半导体芯片是否合格进 行自检，当判断上述半导体芯片为不合格时，使上述老化检测停止。
利用这样的结构，能够防止在老化检测时在不合格芯片中流过大 电流，实施正确的纟企测。
本发明的第 一 半导体晶片具有用于接收来自外部的输入信号的 输入端子和用于在老化检测时输出自检结果的输出端子，设置有分别 形成有集成电路的多个半导体芯片，上述多个半导体芯片中的每一个 具有以下功能，即，在执行上述老化检测过程中，当由上述自检判断 其本身为不合格品时，停止上述老化检测。
利用这种结构，在进行晶片级老化时，不对不合格芯片进行检测， 因此能够防止在不合格芯片中流过大电流。
本发明的老化检测设备，用于输出检测信号并且接收响应上述检 测信号的PASS信号或FAIL信号，检测在半导体晶片上形成的多个 半导体芯片，该设备具有记录在检测时接收到上述FAIL信号的时刻 和次数的观测装置。
由此，能够正确地^巴握老化测工序中的发玍初期故障的收敛 性，因此能够设定最合适的老化时间，消除老化时间的浪费。
根据本发明，能够从检测对象中可靠地排除在老化检测中成为问 题的不合格芯片，因此能够减轻不合格芯片带给合格芯片的不利的影
止对不合格芯片的电源供给，能够减少不必要的电力供给。
另外，通过记录在老化检测中产生的不合格芯片的FAIL时刻和 个数，能够准确地把握老化检测工序中的发生初期故障的收敛性，因 此能够通过设定最合适的老化时间来消除老化时间的浪费，能够有效 地进行老化检测。另外，通过晶片上的输入端子的共用和施加芯片的 输出信号作为不同芯片的输入信号的信号线的共用，能够以较少的探 针端子数量来施加信号。另外，由于具备可进行出厂检测标准的检测 的自检电路，在老化检测中并行地进行检测，使得有效利用老化检测 时间，极利于降低全部才企测成本。
图1是表示本发明的第一实施方式涉及的半导体集成电路制造工 序和;险测工序的流程图。
图2是表示本发明的第二实施方式涉及的半导体集成电路器件的 电路框图。
图3是表示第二实施方式涉及的半导体集成电路的第一变形例的 电路框图。
图4是表示第二实施方式涉及的半导体集成电路的第二变形例的
电路框图。
图5的(a) 、 (b)是表示进行老化检测时的本发明的第三实施 方式涉及的半导体集成电路器件的图。
图6是表示本发明的第四实施方式涉及的半导体集成电路器件的图。
图7是表示本发明的第五实施方式涉及的半导体集成电路器件的
图。
图8是表示本发明的第六实施方式涉及的半导体集成电路器件的图。
图9是表示本发明的第七实施方式涉及的半导体集成电路器件的图。
图10是表示本发明的第八实施方式涉及的半导体集成电路器件的图。
图11是表示现有的半导体集成电路的检测方法的流程图。
具体实施例方式
以下，参照附图i兌明本发明的实施方式。 (第一实施方式)
图1是表示本发明第一实施方式涉及的半导体集成电路制造工序 和检测工序的流程图。图1中示出从半导体芯片的扩散、布线工序至 晶片级老化的工序。
本实施方式的制造和检测方法首先实施扩散工序和布线工序等 半导体芯片的制造工序11。然后，进行对由上述工序制作的半导体芯 片的探针检测12。接着，合计(检测结果合计13)探针检测12的结 果。根据该合计结果，对判断为合格品的半导体芯片，使之进入形成 第一保护膜的工序(对合格品的保护膜形成工序14),而对于判断为 不合格品的半导体芯片，则使之进入形成第二保护膜的工序(对不合 格品的保护膜形成工序15)。然后，进行晶片级老化16。
下面更详细地说明以上工序。
半导体芯片制造工序11完成之后，实施探针检测12。此时的检 测可以是判断能否实施晶片级老化，也可以进行由^^司内部标准所决 定的项目。
然后，实施检测结果合计13,在探针检测装置等的外部的装置中 存储合格品和不合格品在晶片图上的坐标。
之后，准备在针对合格品的保护膜形成工序14中使用的第一掩
模和在针对不合格品的保护膜形成工序15中使用的第二掩模。第一
掩模是根据检测结果合计12判断为合格品的芯片用的掩模，在电极 焊盘部分开孔。第二掩模是根据检测结果合计12判断为不合格品的
芯片用的掩模，在焊盘部分不开孔。也就是，第一掩模是在晶片级老 化时能够施加电源和输入波形的掩模，第二掩模是在晶片级老化时不 能施加电源和输入波形而使芯片处在绝缘状态的掩膜。
接着，在保护膜曝光装置中，根据检测结果合计13所存储的信 息，在芯片图中位于合格品坐标处的芯片上形成用于形成第一保护膜 的第 一 掩模，在芯片图中位于不合格品坐标处的芯片上形成用于形成 第二保护膜的第二掩模。也就是，在1片晶片上在合格品的位置和不 合格品的位置使用不同的掩模，使得能够在该阶段对合格品实施晶片 级老化，对不合格品强制地不实施晶片级老化。根据曝光方式，有时 也不需要准备2种掩模，用l片合格品用掩模即可。即，有时能够不 用掩模地在芯片整个表面形成保护膜。由此，能够使不合格芯片的整 个表面不导通。
如以上所述，准备2种保护膜掩模，在合格芯片和不合格芯片分 别使用各自的保护膜掩模进行半导体扩散工序，由此，不合格芯片的 电源端子、GND端子和输入输出端子由于绝缘表面保护膜(第二掩 模)而处于不导通状态。结果，在老化检测工序中，能够可靠地切断 对不合格芯片的电源供给和信号施加，所以能够防止在合格芯片中流 过头见定以上的大电 流。
在现有的方法中，有涂层处理失败或在涂层后树脂发生剥离的可 能，但根据本实施方式的方法，利用通常的半导体扩散工序形成保护 膜，因此相对于现有方法，掩模形成中失败的概率极低。
另外，使用合格品用掩模来形成保护膜的工序，因为是也能用现 有的半导体扩散工序进行的处理，所以执行图l所示的流程也不需要 追加工序和装置。因此，根据本实施方式的方法，能够不增加制造成 本地防止在检观'J中的合格芯片的故障等，能够提高成品率。 (第二实施方式)
图2是表示本发明的第二实施方式涉及的半导体集成电路器件的 电路框图。图2示出使用老化检测设备进行晶片级老化时的信号流。
如图2所示，本实施方式的半导体集成电路器件(半导体芯片31 ), 具有输入端子36,接收从老化检测设备32输出的输入信号3a;输 入信号控制电路35,经由输入端子36接收输入信号3a,在预定情况 下输出输入数据信号3c;第一自检电路33,响应输入信号3a的输入 而启动，判断半导体芯片31为合格品或不合格品；以及生成时钟信 号的时钟生成电路34。这里，半导体芯片31表示在晶片上大量形成 的芯片区域上的半导体集成电路，也可以是已封装的半导体集成电路 器件。
当进行老化检测时，将老化检测设备32输出的输入信号3a输入 到半导体芯片31的输入端子36。输入信号3a可以是时钟信号，也可 以是数据信号。通过输入输入信号3a，半导体芯片31开始动作，第 一自检电路33也开始动作。然后，第一自检电路33判断半导体芯片 31为合格品或不合格品，将判断结果作为判断信号3b进行输出。判 断信号3b被输入到时钟生成电路34和输入信号控制电路35。当判断 信号3b表示合格品判断时，继续进行后续老化检测。而当判断信号 3b表示不合格判断(FAIL信号)时，进行电路控制使得时钟生成电 路34停止生成时钟。由此，由第一自检电路33判断为不合格的半导 体芯片31，此后不向芯片内部供给时钟。当判断信号3b为不合格判 断时，进行电路控制使得输入信号控制电路35固定输入数据信号3c。 由此，由第一自检电路33判断为不合格的半导体芯片31，此后固定 输入数据信号3c，不向芯片内部输入数据信号。
如以上所述，在芯片内部内置第一自检电路33，根据其判断信号 停止芯片内部的输入信号和时钟信号的供给，由此，能够停止不合格 芯片在老化检测中的动作，减少对不合格芯片的多余的电力供给。另 外，因为能够防止在老化检测中在不合格芯片中流过大电流，所以能 更准确地进行检测，并且能防止老化检测设备发生故障。
接着，说明本实施方式的半导体集成电路器件的变形例。
图3是表示本实施方式涉及的半导体集成电路器件的第一变形例
的电路框图。如由图3所知，第一变形例涉及的半导体集成电路器件 是在图2所示的半导体集成电路器件中设置了 FAIL数计数电路41
的器件。
在本变形例涉及的半导体集成电路器件中，FAIL数计数电路41 接收从第一自检电路33输出的判断信号4a。 FAIL数计数电路41对 接收到判断信号4a的次数进行计数，当计数值为某个次数以下时， 判断半导体芯片31为合格品，当超过某个次数时，判断半导体芯片 31为不合格品，将该判断结果作为判断信号3b进行输出。与第二实 施方式的半导体集成电路器件相同，判断信号3b被输入到时钟生成 电路34和输入信号控制电路35,当判断信号3b表示合格品判断 (PASS信号)时，继续进行后续老化检测。当判断信号3b表示不合 格判断(FAIL信号)时，进行电路控制使得时钟生成电路34停止生 成时钟。由此，在由第一自检电路33判断为不合格的半导体芯片31 中，此后不向芯片内部供给时钟。当判断信号3b为不合格判断时， 进行电路控制使得输入信号控制电路35固定输入数据信号3c。由此， 在由第一自检电路33判断为不合格的半导体芯片31中，此后固定输 入数据信号33,不向芯片内部输入数据信号。
这样，通过设置图3所示的FAIL数计数电路41,例如，当瞬间 噪音叠加在由老化检测设备32供给的输入信号3a上而引起半导体芯 片31的误动作时，能够防止将原本为合格品的半导体芯片判断为不 合格品。即，若使用本变形例的半导体集成电路器件，则能够更高精 度地进行老化一企测。
接下来，图4是表示本实施方式的第二变形例涉及的半导体集成 电路器件的电路框图。本变形例涉及的半导体集成电路器件是在图2 所示的半导体集成电路器件中设有第二自检电路51的器件。
第二自检电路51与第一自检电路33相同，是具有判断合格品或 不合格品的功能的电路，但通常在是合格品的情况下不进行动作。
在本变形例的半导体集成电路器件中，第二自检电路51和判断
电路52接收从第一自检电路33输出的判断信号5a。若判断信号5a 表示合格品判断，则与第二半导体集成电路器件同样地，判断电路52 将判断信号3b分别输出至时钟生成电路34和输入信号控制电路35, 继续进行老化检测。另外，在该情况下，第二自检电路51不动作， 不输出判断结果。而当判断信号5a表示不合格判断时，第二自检电 路51开始动作，输出表示合格品或不合格品的判断信号5b至判断电 路52。当判断信号5a表示不合格判断时，若判断信号5b表示合格品 判断，则判断电路52判断半导体芯片31为合格品，输出判断信号3b。 相反，如果判断信号5a、 5b都表示不合格判断，则判断电路52判断 半导体芯片31为不合格品，输出判断信号3b。与第二实施方式的半 导体集成电路器件同样地，判断信号3b被输入至时钟生成电路34和 输入信号控制电路35,当判断信号3b表示合格品判断时，继续进行 后续的老化检测。另一方面，当判断信号3b表示不合格判断(FAIL 信号)时，进行控制使得时钟生成电路停止生成时钟。由此，由判断 电路52判断为不合格的半导体芯片31,此后不向芯片内部供给时钟。 当判断信号3b表示不合格判断时，进行电路控制使得输入信号控制 电路35固定输入数据信号3c。由此，由判断电路52判断为不合格的 半导体芯片31，此后固定输入数据信号3c，不向芯片内部输入数据 信号。
这样，通过设置多个自判断电路，能够与图3所示的情况同样地， 当半导体芯片31产生误动作时，通过使其它自检电路动作，来防止 将原本为合格品的芯片判断为不合格品。但是，在使同样的自检电路 动作的情况下也能够防止由误动作引起的误判断。使用了本实施方式 涉及的半导体集成电路及其变形例的检测方法，即使在将自检电路与 判断电路以及FAIL数计数电路等设置在芯片的划片槽上等半导体芯 片的外部的情况下，也同样能够进行。 (第三实施方式)
图5的(a) 、 (b)是表示进行老化检测时的本发明的第三实施 方式涉及的半导体集成电路器件的图。图5的(b)是图5的(a)的
放大图。
在进行老化检测时，在使形成于半导体晶片61上的多个半导体
芯片31的输入端子36 (参照图2)与探针板的各探针端子62连接的 状态下，经由电源供给线路63，从老化检测设备32向探针板施加电 源。在设置于探针板上的电源供给线路63上，设置有电源控制装置 65,来控制是否对半导体芯片31供给电源。半导体芯片31,例如是 第二实施方式涉及的半导体集成电路器件，将半导体芯片31的判断 信号3b作为判断信号6a,从输出端子64输出至电源控制装置65。 当判断信号6a表示合格品判断时，继续由电源控制装置65对半导体 芯片31供给电源，继续进行老化检测。当判断信号6a表示不合格判 断时，停止由电源控制装置65对半导体芯片31供给电源，半导体芯 片31的老化检测结束。
另外，电源控制装置65能够测量在芯片中流过的电流值，具有 当流过某电流值以上的电流时停止电源供给的功能。即使在判断信号 6a表示合格品判断的情况下，当半导体芯片31中流过的电流值比规 定值大时，也停止对半导体芯片31的电源供给。
这样，通过使用电源控制装置65控制对合格芯片和不合格芯片 的电源供给，能够切断在不合格芯片中流过的大电流。另外，通过测 量在半导体芯片31中流过的电流值，将流过某电流值以上的芯片作 为不合格品，停止老化检测，能够将不满足半导体芯片31的功率消 耗的芯片作为不合格品。利用以上方法，能够减轻对合格芯片的不利 的影响，能够进行稳定的老化检测。
本实施方式的检测方法不限于第二实施方式的半导体集成电路， 也可适用于其变形例。 (第四实施方式)
图6是表示本发明的第四实施方式涉及的半导体集成电路器件的图。
如图6所示，本实施方式的半导体集成电路器件具有在半导体晶 片61上形成的多个半导体芯片31和在半导体晶片61的划片槽71上
形成的芯片外电路72。在老化检测时，各芯片经由探针板与老化检测 设备相连接，从老化检测设备供给电源和输入信号。
芯片外电路72连接在半导体芯片31的输出端子73和输入端子 74上，经由这些端子，收发控制信号7a和判断信号7b。芯片外电路 72具有检测半导体芯片31是否合格的功能，接收从半导体芯片31 输出的控制信号7a,开始检测，将是否合格的判断结果作为判断信号 7b,发送至半导体芯片31。半导体芯片31根据判断结果，进行在第 二实施方式中所说明的那样的处理。即，当判断信号7b表示合格品 判断时，继续进行后续老化检测。当判断信号7b表示不合格判断 (FAIL信号)时，进行控制使得时钟生成电路停止生成时钟。
由此，由芯片外电路72判断为不合格的半导体芯片31,此后不 在芯片内部供给时钟。另外，当判断信号7b表示不合格判断时，进 行控制使得输入信号控制电路35固定输入数据信号。由此，由芯片 外电路72判断为不合格的半导体芯片31，此后固定输入数据信号， 不向芯片内输入数据信号。
如以上所述，通过在芯片外部的空位(划片槽)上形成具有检测 功能的芯片外电路，在其判断信号表示不合格时停止对芯片内部的输 入信号和时钟信号的供给，由此，能够停止不合格芯片在老化检测中 的动作。通过停止对不合格芯片的电力供给，能够削减多余的电力供 给，降低老化检测成本。另外，在老化检测时，能够抑制供给至芯片 的电压的下降，进行正确的4全测。
本实施方式的半导体集成电路器件并不是限定于晶片上的老化 检测的器件，也可以适用于在封装形态下统一进行老化检测的情况。 (第五实施方式)
图7是表示本发明的第五实施方式涉及的半导体集成电路器件的图。
在对本实施方式的半导体集成电路器件进行老化检测时，从老化 检测设备32供给输入信号3a至半导体芯片31的输入端子36。这里， 老化检测设备32经由探针端子向半导体芯片31输出检测信号(输入
信号3a)，并且接收从半导体芯片31的输出端子64输出的判断信号 6a，进行老化^r测。
半导体芯片31，例如，是具有自检电路的第二实施方式的半导体 集成电路器件，具有判断半导体芯片31为合格品或不合格品的功能。 半导体芯片31从输出端子64将表示合格品或不合格品的判断结果作 为判断信号6a输出至观测装置81。观测装置81能够记录从半导体芯
观测装置81设置在晶片外部，例如，也可以内置在老化检测设备32 中，也可以设置为晶片外部的其它装置。
输出非常多的FAIL信号的完全不合格的芯片和PASS信号与 FAIL信号都有输出那样的不稳定芯片，作为不合格芯片，不送入下 一工序。
这样，通过具有记录老化检测中产生的不合格芯片的FAIL时刻 和次数的观测装置81,能够正确地4巴握老化4企测工序中的发生初期故 障的收敛性，因此通过设定最合适的老化时间，能消除老化时间的浪 费，有效地进行老化检测。 (第六实施方式)
图8是表示本发明的第六实施方式涉及的半导体集成电路器件的图。
本实施方式的半导体集成电路器件的结构是，在图7所示的第五 实施方式涉及的半导体集成电路器件中，观测装置81输出停止信号 9a,老化检测设备32接收停止信号9a。即，观测装置81不仅具有图 5的实施方式所示的记录接收到FAIL信号的时刻及其次数以及是哪 个芯片所输出的功能，还具有使老化检测设备32停止电源施加和信 号施加的命令功能。观测装置81的结构，可以是在接收到来自芯片 的FAIL信号后立刻发出停止电源施加和信号施加的主旨的命令，也 可以是当FAIL信号的次数达到了预定值时，输出停止命令。
本实施方式作为发送停止信号至老化装置32的方法，也可以是 不通过观测装置81，直接从半导体芯片31输出停止信号9a至老化检 测设备的结构。
由此，能够削减对不合格芯片的多余的电源供给，降低老化检测 的成本。
(第七实施方式) 图9是表示本发明的第七实施方式涉及的半导体集成电路器件的图。
设有本实施方式的半导体集成电路器件的半导体晶片61,具有各 自有输入端子101的多个半导体芯片和形成在划片槽71等处的、连 接在输入端子101上的老化检查用端子102。
在老化检测时，由信号线10a电连接输入端子101和老化才企测用 端子102。 1个老化检测用端子102可以连接在多个输入端子101上。 在使老化检测用端子102与探针板的各探针端子62(参照图5的(a)) 连接的状态下，从老化检测设备32对探针板施加输入信号3a。信号 线10a并不是必须在半导体晶片61的表面，也可以设置在晶片内部。 另夕卜，在老化检测之前的晶片上的检测中，对于判断为不合格的芯片， 通过预先用激光切断信号线10a,能够切断对不合格芯片的电源和信 号供给。因为可在晶片的切割工序切断老化检测用端子102和信号线 10a,所以对半导体芯片31的输入端子没有特别的影响。
这样，通过在划片槽等芯片上闲置的空位上设置老化检查用端 子，复用输入信号，能够以较少的探针端子数量实现对半导体芯片的 信号施加。另外，通过分开地设置老化检测用端子，能够防止由检测 时的端子之间的连接而引起的端子损伤。 (第八实施方式)
图10是表示本发明的第八实施方式涉及的半导体集成电路器件的图。
如图10所示，本实施方式的半导体晶片，设置有各自具有输入 端子111和输出端子112的多个半导体芯片31。半导体芯片31可以 是在晶片上形成的芯片状的半导体集成电路器件，也可以是已封装的 半导体集成电路器件。
在老化检测中，当半导体芯片31在输入端子111接收由老化检
测设备32输出的输入信号lla时，从输出端子112输出输出信号llb。 并且，半导体芯片31的输出端子112连接在相邻的半导体芯片31的 输入端子111上，输出端子112连接在其后相邻的半导体芯片31的 输入端子lll上。例如，当半导体芯片31进4亍SCAN动作时，输入 端子111成为SCAN输入端子，输出端子112为SCAN输出端子。这 样，能用1根信号线同时地检测多个芯片。传送输入信号lla、输出 信号lib的各半导体芯片31的输入端子111和输出端子112只要分 别电连接即可。
这样，通过将芯片的输出信号作为其它芯片的输入信号进行施 加，能够用1根信号线对多个芯片供给信号，且能够同时地检查多个 芯片。因此，能够以较少的探针端子数量实现对多个芯片施加信号。 因此，今后，即使在由于半导体扩散工序的小型化和晶片的大口径化 使得半导体芯片的制作数量增加的情况下，只要使用本实施方式的半 导体集成电路，能够正确地进行老化检测。
工业上的可利用性
本发明的半导体集成电路器件及其检测方法适用于对形成在同 一晶片上的大量半导体集成电路统 一 进行老化检测的晶片级老化。
权利要求
1. 一种老化检测设备，该设备用于输出检测信号并且接收响应上述检测信号的PASS信号或FAIL信号来检测在半导体晶片上形成的多个半导体芯片，其特征在于:具有观测装置，该装置记录在检测时接收到上述FAIL信号的时刻和次数。
2. 根据权利要求1所述的老化检测设备，其特征在于 上述观测装置在接收到上述FAIL信号时，使对上述多个半导体芯片中输出了上述FAIL信号的半导体芯片的电源供给或上述检测信 号的供给停止。
3. 根据权利要求1所述的老化检测设备，其特征在于 上述观测装置在接收到上述FAIL信号的次数达到预定值时，使对输出了上述FAIL信号的半导体芯片的电源供给或上述检测信号的 供给停止。
全文摘要
本发明提供一种老化检测设备，该设备用于输出检测信号并且接收响应上述检测信号的PASS信号或FAIL信号来检测在半导体晶片上形成的多个半导体芯片，具有观测装置，该装置记录在检测时接收到上述FAIL信号的时刻和次数。在对晶片进行晶片测试时或在晶片测试之后，对于合格品在其端子以外的芯片表面上附加保护膜。对于不合格品在包括其端子的整个芯片表面上附加保护膜，在这种状态下进行老化检测，能切断对老化工序之前被确定为不合格的芯片的电源供给和信号施加。
文档编号G01R31/28GK101382581SQ20081021312
公开日2009年3月11日 申请日期2005年6月1日 优先权日2004年9月2日
发明者大鸟隆志, 田中泰资, 石飞贵志 申请人:松下电器产业株式会社