专利名称：一种晶体管关键参数的可寻址测试电路及其测试方法
技术领域：
本发明涉及一种晶体管关键参数测量的方法，尤其是涉及一种晶体管关键参数的可寻址测试电路及其测试方法。
背景技术：
随着集成电路的发展，器件的特征尺寸快速缩小，电路的性能得到了提高。但在工艺发展到纳米技术的同时也带来了一系列的挑战，特别是工艺波动性的问题。更小的特征尺寸意味着制造过程中对工艺波动有更小的裕量，导致工艺参数更大的不稳定，比如温度、掺杂浓度等的随机波动以及光刻、化学机械抛光(CMP)等引起的关键尺寸的波动，会导致阈值电压波动很大，漏电流急剧增加，不仅影响电路的良率，而且影响电路的性能和可靠性。对此，集成电路行业一方面需要对器件的各种效应及其变异现象进行检测、诊断，以不断改进工艺水平，减小工艺波动的影响；另一方面需要将这些效应及变异数据进行统计建模，以提供给设计者，使设计者在设计流程的早期就能对集成电路性能进行精确的工艺波动性和失配行为的预测。对于MOS管，检测的关键参数包括饱和电流Idsat、阈值电压Vt、亚阈值漏电流Itjff等。传统的短程测试芯片将每个待测MOS管的各端口单独地连接在探针引脚(PAD)上。PAD占用的晶圆面积很大，而且数量有限，导致这种设计方法的测试芯片可以测量的MOS管数量有限，而且面积利用率很低，以致于无法满足MOS管统计建模的需要的。可寻址测试芯片的测试方法，通过在MOS管各端口和PAD之间加入开关电路，并通过寻址电路，控制开关电路的导通/关断状态；每选择其中一个MOS管作为DUT，打开与选中的MOS管各端口连接的开关电路，同时关断其他开关电路，使测量信号唯一地进入该选中MOS管，如图I所示。由于所有MOS管可以通过寻址电路和开关电路共用一组PAD，能在有限的晶圆面积上对大量的晶体管进行测量，极大地提高了测试芯片的面积利用率，因此这种设计方法在先进工艺节点应用得到十分广泛。由于开关电路并不是理想的开关，开关电路处于导通状态(on-state)时，有一定的导通电阻(Ron)。因此，可寻址测试芯片中，在测量信号线端施加特定的电压，选中的MOS管的端口未必就是该电压。这种情况在测Idsat时尤其明显，开关电路的导通电阻以及引线电阻由于流过Idsat而产生明显的压降，Idsat越大，压降也会越大，对测量会产生不容忽视的影响。常见的做法是在MOS管的D端和S端分别连接两条测量信号线，一条是施加(force)电压的信号线，一条是感应(sense)电压的信号线。通过sense端检测D端或S端的电压是否满足测量条件来调整施加的电压大小，用以消除导通电阻和引线电阻上的压降对测量的影响，如图2所示。但是，当待测器件(DUT)的Idsat很大时，开关电路的导通电阻以及引线电阻上的压降也会很大，使得force端要施加很大的电压。当这个电压超过force端直接相连的开关电路所能承受的范围时，该开关电路会发生击穿，使得整个芯片都不能正常工作。对此，在开关电路能承受的电压范围内，要使测得DUT的Idsat的范围越大，开关电路的导通电阻要越小。
开关电路处于关断状态(off-state)时，仍有一定的漏电。当大量的MOS管通过开关电路共用测试信号线时，开关电路的累积漏电对测量的影响也是不容忽视，尤其是对Itjff和Gleak的影响。现有的测量亚阈值漏电流的方法是在信号线MOS管的工作电压/地电压(VDD/GND)和待测器件DUT的漏端之间插入的由PMOS组成的选择器。这些选择器在EN信号的控制下，当选中一个DUT时，将选中的MOS管连接到VDD上，而将未选中的MOS管连接到GND上。选中的MOS管的漏电在VDD端进行测量，减小未选中的MOS管的漏电对测量的影响。同时让GND和VDD的电源电压相等，使得未选中的MOS管与VDD连接的PMOS源漏之间没有压降，减小PMOS开关漏电对测量的影响。其电路结构图如图3所示。其所存在的缺点是(1)这里PMOS为厚栅氧化层(thick-oxide)器件，正常工作时衬底的电压比测量DUT亚阈值漏电流时施加的VDD/GND电压大，因此，就算PMOS源漏之间没有压降，漏端与衬底之间仍有压降，仍会存在一定的漏电；(2)使用单个PMOS作为D端的开关电路，如果希望开关本身的漏电流小，开关电路本身的导通电阻就会很大，影响Idsat的测量， 所以这种做法开关电路的尺寸需要在饱和电流和漏电流之间进行一定的折衷。目前，业内已有很多可寻址测试芯片可以测量MOS管饱和区电流，但是由于MOS管通过寻址电路和开关电路共用测量信号线，开关电路累积的背景漏电流(backgroundleakage)对实际漏电的测量精度影响很大，很少可以测量亚阈值漏电流，或者能同时准确测量出饱和电流的同时准确测量出亚阈值漏电流。
发明内容
针对现有技术存在的不足，本发明提供了一种晶体管关键参数的可寻址测试电路及其测试方法。一种晶体管关键参数的可寻址测试电路，所述可寻址测试电路应用于多个MOS管的测试，每个MOS管具有栅端G、漏端D、源端S和衬底B，各MOS管中S端或D端的其中一端共接到第一测量信号线上，该端还通过开关连接到第二测量信号线上；各MOS管中S端或D端的另外一端分别通过开关连接到第三测量信号线和第四测量信号线上；所有开关电路的状态由组合逻辑电路组成的寻址电路产生的选择信号进行控制。优选地，各MOS管的S端共接到测量信号线SF上，该端还通过开关Sss连接到测量信号线SS上；各MOS管的D端通过开关SDF、Sdl分别连接到DF、DL测量信号线上。优选地，开关SDF、SDL, Sss是传输门或者是单个的MOS管。优选地，所述的开关Sm是NM0S，开关SDF、Sss均为传输门。优选地，各MOS管的S端通过开关Ssf连接到测量信号线SF上。一种所述可寻址测试电路的测试方法，通过寻址电路选择其中一个MOS管作为DUT，与选中的MOS管连接的开关SDF、Sm、Sss导通，与未选中的MOS管连接的开关均断开，在DF端测量得到饱和电流Idsat。优选地，选中的MOS管的D端和S端构成施加/感应电压连接,在施加电压的同时通过感应电压端检测D端或S端的电压是否满足测量条件来调整施加的电压大小。一种所述可寻址测试电路的测试方法，通过寻址电路选择其中一个MOS管作为DUT,与选中的MOS管连接的开关S11L导通，与未选中的MOS管连接的开关SDF、Sss导通，其余开关均断开，在DL端测量得到亚阈值漏电流1。《。
优选地，使DF和DL端的电源电压相等。测量信号线DF、DL、SF、SS的作用为
1)DF =Idsat测量信号线，Idsat测量时，可以向选中的MOS管的D端施加相应的电压，并测量该端的电流Jtjff测量时，可以向未选中的MOS管的D端施加相应的电压；
2)DL =Ioff测量信号线，Ioff测量时，可以向选中的MOS管的D端施加相应的电压，并测量该端的电流；Idsat测量时，可以感应选中的MOS管的D端的实际电压；
3)SF :所有DUT的S端共接于SF端，可以向S端施加相应的电压；
4)SS :可以感应选中的MOS管的S端的实际电压；
其中，开关S11选用的是NM0S。因为一般会选择IO类型(thick-oxide)的器件作为开关电路，PMOS的衬底偏置会比一般器件(core device)要高，即使PMOS源漏压降为零，但源漏与衬底之间仍然存在压降，而NMOS的衬底始终是GND，所以，通过控制NMOS源漏两端的电压都为GND，NMOS会表现出比PMOS更好的漏电水平。本发明测试电路的面积利用率高，在很小的晶圆面积上就能摆放很多的MOS管，而且，每一个MOS管的Idsat、Ioffk都能得到非常准确的测量。
图I是一种现有技术的电路结构图。图2是MOS管的D端和S端的force/sense连接结构图。图3是另一种现有技术的电路结构图。图4是本发明一种实施方式的电路结构图。图5是本发明一种实施方式的电路结构图。图6是本发明一种实施方式的电路结构图。
具体实施例方式下面结合附图和具体实施例对本发明作进一步说明，但本发明的保护范围并不限于此。实施例I
参照图4，一种晶体管关键参数的可寻址测试电路，所述可寻址测试电路应用于多个MOS管的测试，每个MOS管具有栅端G、漏端D、源端S和衬底B，所述的可寻址测试电路中，各MOS管的S端共接到测量信号线SF上，每个MOS管的S端同时通过开关Sss连接到测量信号线SS上；每个MOS管的D端通过开关SDF、Sdl分别连接到DF、DL测量信号线上；其中，开关S11是NM0S，其它开关均为传输门；所有开关电路的状态由组合逻辑电路组成的寻址电路产生的选择信号进行控制。一种晶体管关键参数的可寻址测试电路的测试方法，通过寻址电路选择其中一个MOS管作为DUT，可分别进行IdsatUtjff的测量。(本发明中寻址电路选中的DUT简写为SDUT，未被选中的DUT简写为NDUT)
饱和电流Idsat测量时，与SDUT连接的SDF, Sdl, Sss导通，与NDUT连接的SDF、Sdl、Sss断开，选中的MOS管的D端和S端构成施加/感应电压(force/sense)连接,DF、SF属于force端，DL、SS属于sense端,在force端施加电压，同时通过sense端检测D端或S端的电压是否满足测量条件来调整施加的电压大小，用以消除导通电阻和引线电阻上的压降对测量的影响。在施加电压的同时通过感应电压端检测D端或S端的电压是否满足测量条件来调整施加的电压大小，在DF端测量得到饱和电流Idsat。在开关电路能承受的电压范围内，要使测得DUT的Idast的范围越大，开关电路的导通电阻要越小。所有DUT的S端共接于SF，没有开关电路的导通电阻，而且连线电阻很小，DF端的开关Sdf是传输门，导通电阻比较小，而且通过调节传输门的尺寸，导通电阻可以更小。因此可以测得的DUT的Idast范围很大，另外，传输门通过一定的尺寸配比，传输门可以呈现常数电阻的特性，这个特性使得测量时，可以通过计算得到需要补偿的电压大小，加快测量的速度。亚阈值漏电流Itjff测量时，与选中的MOS管连接的Sm导通，SDF, Sss断开；与未选中的MOS管连接的S11L断开，SDF, Sss导通，选中的MOS管的D端与DL相连，未选中的MOS管的D端与DF相连，减小未选中的MOS管的漏电对测量的影响；同时使DF和DL端的电源电 压相等，使得未选中的MOS管与DL连接的S11两端没有压降，减小开关漏电对测量的影响，在DL端测量得到亚阈值漏电流1。《。Itjff的测量与Idsat在不同的测量信号端进行测量，与DL相连的S11可以通过调整尺寸，减小本身的漏电，这样导致导通电阻的增加影响不到Idsat的测量。这里，S11选用NM0S，考虑到我们一般选择IO类型(thick-oxide)的器件作为开关电路，PMOS的衬底偏置会比一般器件(core device)要高，即使PMOS源漏压降为零，但源漏与衬底之间仍然存在压降。由于NMOS的衬底始终是GND，通过控制NMOS源漏两端的电压都为GND，NMOS会表现出比PMOS更好的漏电水平。饱和电流Idast与亚阈值漏电流Itjff是衡量纳米工艺下MOS管性能的两个重要参数，分别表征了 MOS管在不同偏置条件下的表现。NMOS和PMOS的饱和电流Idast与亚阈值漏电流Itjff的测量条件如表I所示。G/D/S/B分别代表了 MOS管的栅端、漏端、源端和衬底，VDD是该MOS管的工作电压，GND是指地电压，一般是0V，W、L是沟道宽度和长度，I0是根据工艺水平代工厂确定的
一个常数值。
权利要求
1.一个应用于多个晶体管的测试方法，其特征在于晶体管的饱和电流和漏电流通过不同的测量信号线分别测量。
2.一种晶体管关键参数的可寻址测试电路，所述可寻址测试电路应用于多个MOS管的测试，每个MOS管具有栅端G、漏端D、源端S和衬底B，其特征在于各MOS管的S端或D端分别连接至不同的测量信号线上。
3.根据权利要求2所述的晶体管关键参数的可寻址测试电路，其特征在于各MOS管中S端或D端的其中一端共接到第一测量信号线上，该端还通过开关连接到第二测量信号线上；各MOS管中S端或D端的另外一端分别通过开关连接到第三测量信号线和第四测量信号线上；所有开关电路的状态由组合逻辑电路组成的寻址电路产生的选择信号进行控制。
4.根据权利要求3所述的晶体管关键参数的可寻址测试电路，其特征在于各MOS管的S端共接到测量信号线SF上，该端还通过开关Sss连接到测量信号线SS上；各MOS管的 D端通过开关SDF、Sdl分别连接到DF、DL测量信号线上。
5.根据权利要求4所述的晶体管关键参数的可寻址测试电路，其特征在于开关SDF、 SDL> Sss是传输门或者是单个的MOS管。
6.根据权利要求5所述的晶体管关键参数的可寻址测试电路，其特征在于所述的开关Sm是NM0S，开关SDF、Sss均为传输门。
7.根据权利要求4所述的晶体管关键参数的可寻址测试电路，其特征在于各MOS管的S端通过开关Ssf连接到测量信号线SF上。
8.一种权利要求4所述可寻址测试电路的测试方法，其特征在于通过寻址电路选择其中一个MOS管作为DUT，与选中的MOS管连接的开关SDF、SDL, Sss导通，与未选中的MOS管连接的开关均断开，在DF端测量得到饱和电流Idsat。
9.根据权利要求8所述可寻址测试电路的测试方法，其特征在于选中的MOS管的D端和S端构成施加/感应电压连接,在施加电压的同时通过感应电压端检测D端或S端的电压是否满足测量条件来调整施加的电压大小。
10.一种权利要求4所述可寻址测试电路的测试方法，其特征在于通过寻址电路选择其中一个MOS管作为DUT，与选中的MOS管连接的开关S11导通，与未选中的MOS管连接的开关SDF、Sss导通，其余开关均断开，使DF和DL端的电源电压相等，在DL端测量得到亚阈值漏电流Ioff。
全文摘要
本发明涉及一种晶体管关键参数测量的方法，尤其是涉及一种晶体管关键参数的可寻址测试电路及其测试方法。其特征在于晶体管的饱和电流和漏电流通过不同的测量信号线分别测量。可寻址测试电路应用于多个MOS管的测试，每个MOS管具有栅端G、漏端D、源端S和衬底B，其特征在于各MOS管的S端或D端分别连接至不同的测量信号线上。本发明测试电路的面积利用率高，在很小的晶圆面积上就能摆放很多的MOS管，而且，每一个MOS管的Idsat、Ioffk都能得到非常准确的测量。
文档编号G01R31/26GK102928763SQ20121049293
公开日2013年2月13日 申请日期2012年11月28日 优先权日2012年11月28日
发明者潘伟伟, 郑勇军 申请人:杭州广立微电子有限公司