一种传感器电容值检测方法与流程

本发明涉及电容式传感器技术领域，具体涉及一种传感器电容值检测方法。

背景技术：

在物联网(iot)、移动通信和智能汽车的应用中，传感器已成为一种不可或缺的器件。低功耗和快速响应都是这些产品应用需求的共通点。传感器有多种不同的型态，其中利用电容值来检测相应的物理量值，如位置、压力、加速度等，由于功耗较低，其应用日益广泛。

传感器的读取是基于它的物理特性把电容充电后，通过它所储存的电荷值反映需要测量的参数。一般的电容传感器的检测是把电容器的电荷转移、利用采样等的方法把电容值转换为电压，如图1。这种方法的缺点是必需采用复杂的模拟电路，如放大器和adc(模数转换器)，这一方面增加了芯片的功耗，也增加了设计时的难度。以致当把电容式传感器应用在可穿戴或其他需要电池驱动的系统时，整体系统的功率限制便面临严峻的考验。

技术实现要素：

本案提出了一种传感器电容值检测方法，有效解决现有传感器中电容值检测方式导致电路复杂、功耗高，不适用于可穿戴或其他需要电池驱动设备的问题。

本发明解决上述技术问题的技术方案是：

所述的方法是通过比较对两组反相器延迟链的放电时间，以迭代法的方式将储存在电容上的电荷值数字化，配以差分模式，从而得到检测电容的变化值。

所述的方法是比较两组反相器延迟链的放电时间；其中包括一组由检测传感器电容供电的上部反相器延迟链，和另一组用了预设电压vdet电平供电的下部反相器延迟链；

在准备检测阶段时，先将检测的电容充电至初始电压电平vref，电荷为：

q(t＝0)＝csense(t＝0)×vref

然后把该电荷用于替代上部反相器延迟链供电传感器电容电压vsense，比较该延迟链的逻辑输出电压v1p和下部反相器延迟链的逻辑输出电压v2p；

电源电压越高，它所产生的延迟越小；

当传感器电容电压vsense高于预设电压vdet时，上部反相器链的延迟会比下部反相器链的延迟较少；

当传感器电容电压vsense放电到预设电压vdet时，两者的延迟会变得相同；即，如果信号v1p早于信号v2p，则为传感器电容电压vsense大于预设电压vdet，需要为传感器电容csense放更多的电；计数器的值会递增1次，触发切换信号h→l或l→h；

执行另一次放电，直至传感器电容电压vsense已放电至预设电压vdet为止；

只有在传感器电容csense上的电压vsp低于预设电压vdet时才会停下来；这时计数器的值便是对应传感器电容csense的值，等同被测量的物理参数。

所述的检测采用差分检测方法，即两组反相器延迟链的放电时间进行比较后再进行差分计算；其中一边的两组反相器延迟链的比较极性与另一边的两组反相器延迟链的比较极性相反；两边计数器值相加后获得差分数值。

所述的信号v1p、v2p作为电压比较器的输入；该电压比较器的输出作为计数器的输入。

所述的信号v1n、v2n作为电压比较器的输入；该电压比较器的输出作为计数器的输入。

所述的方法是：

假设在传感器电容csense上的电压在ith迭代(iteration)时是vs(i)，dc是每次放电量的等效电容；则一次放电后，传感器电容电压vs(i+1)：

vs(i+1)×(csense+dc)＝vs(i)×csense

nth迭代(iteration)时，vs(n)＝vdet，已知vs(0)＝vref，得出：

由于csense＞＞dc，

由于vdet，vref是固定的设计值，dc基于反相器延迟链的放电特性也不会随着时间改变，求得的n值，即技术器值；与传感器电容csense有着线性的关系。

有益效果：

本发明整个检测系统采用全数字电路设计，不需使用特殊的cmos工艺，除了设计简单以外，在测量时间和功率上，都较现时大部份的解决方案(如∑-δadc、cdc等开关电容电路)更能满足低功耗、快响应检测的应用。在0.18um的工艺上，电路的物理版图面积只需0.002～0.003mm^2范围，相对一般的开关电容电路(0.05～0.2mm^2)，在芯片成本上有明显的优势。

本发明基于全数字电路的电容检测方法，不但大大减少了电路设计的难度，减低生产成本，而且也能更省电，提升响应时间，以致能够更容易应用在各种低功耗、快速采样检测的方案。

附图说明

图1是现有传感器电容值的检测电路图；

图2是本发明传感器电容值检测的方法；

图3是采用本发明方法的检测电容放电过程图；

图4是本发明检测电容值与计数器值的线性关系图。

具体实施方式

下面结合附图对本发明进一步说明。

见图2、4所示，本发明的基本思路是是通过比较对两组反相器延迟链的放电时间，以迭代法的方式将储存在电容上的电荷值数字化，从而得到检测电容的值。

具体而言，本发明的电容检测方法主要是通过比较对两组反相器延迟链(inverterdelaychain)的放电时间，如图2。图中是对应差分检测时的简化图，可以先分析其中一面(图2.左或右)，其中包括一组由检测电容供电的上部反相器延迟链，和另一组用了预设电压(vdet)电平供电的下部反相器延迟链。

在准备检测阶段时，先把检测的电容充电至初始电压电平vref，电荷为：

q(t＝0)＝csense(t＝0)×vref

然后把该电荷用于替上部反相器延迟链供电vsense，比较该延迟链的逻辑输出电压v1p和下部反相器延迟链的逻辑输出电压v2p。

电源电压越高，它所产生的延迟越小。因此，在开始时(当vsense高于vdet)上部反相器链的延迟会比下部反相器链的延迟较少。当vsense放电到vdet时，两者的延迟会变得相同。换句话说，如果信号v1p早于信号v2p，则意味着vsense大于vdet，需要为csense放更多的电。计数器的值会递增1次，触发切换信号(h→l或l→h)，执行另一次放电，直至vsense已放电至vdet为止。

这种方式是等同通过迭代法(iteration)的手段为传感器电容csense放电，只有在csense上的电压vsp低于预设的vdet时才会停下来。这时计数器的值(numberofcounts)便是对应csense的值，等同被测量的物理参数。其原理可以参考图3。

假设在csense上的电压在i^thiteration时是vs(i)，dc是每次放电量的等效电容。放电一次后，csense上的电压为vs(i+1)；

vs(i+1)×(csense+dc)＝vs(i)×csense

n^thiteration时，vs(n)＝vdet，已知vs(0)＝vref，得出：

由于csense＞＞dc，

由于vdet，vref是固定的设计值，dc基于反相器延迟链的放电特性也不会随着时间改变，求得的n值(counter值)跟csense有着线性的关系如图4的仿真结果。

为了进一步提高电容检测的精准度，本设计采用了差分电路结构(图2)，电路左侧，信号v1p、v2p作为电压比较器的输入；电路右侧，信号v1n、v2n作为电压比较器的输入。由于检测电路另一边的比较极性是相反的，只需把两组计数器的值加起来，便可得出差分的数值。当然，在实际应用上，需注意平衡功耗、面积与精准度的考量。

本发明通过数字电路比较对两组反相器延迟链放电的时间，把储存在电容上的电荷值数字化得出感测电容值，适合使用在低功耗、高采样率相关的应用，也便利与芯片的系统集成。本发明的全数字电容检测转方法，大大减少了对电路设计的难度，由于只使用通用cmos的工艺，加上版图面积小，更能节省成本，适合系统集成。而且新的设计也能更省电，对比现时一般开关电容电路如cdc或∑-δadc等，更能满足更多低功耗检测的应用。