带隙基准电路的制作方法
【专利摘要】本发明涉及一种带隙基准电路，其包括，一基准电压源VREF，所述基准电压源VREF拉伸门电压V_REG实现内部预稳压，并形成内部预稳压电路；一带隙核心电路，所述带隙核心电路设有提高电源抑制比的自偏置共源共栅放大电路；一负反馈电路，所述负反馈电路为所述带隙核心电路提供一个经过稳压后的电源电压VDD；一启动电路，所述启动电路在工作开始时拉伸所述基准电压源VREF使得所述自偏置共源共栅放大电路正常工作。本发明的带隙基准电路通过负反馈电路为带隙核心电路提供一个经过稳压后的电源电压，同时在内部采用自偏置共源共栅放大电路来提高电源抑制比，节省了面积和功耗。
【专利说明】带隙基准电路 【【技术领域】】
[0001] 本发明涉及带隙基准电路，尤其涉及一种电源管理芯片DC-DC转换器中的带隙基 准电路。 【【背景技术】】
[0002] 带隙基准电路是DC-DC转换器中不可或缺的一部分，由于PWM和PFM工作模式的 反馈电压V fb都必须要和由带隙基准电路产生的参考电压进行比较。因此，精确的参考电压 能够参数准确的调控电压。
[0003] 带隙基准电压的基本原理是利用两个具有相反温度系数的电压以合适的权重相 力口，产生一个具有零温度系数的电压。双极型晶体管（BJT)具有以下两个特性：双极型晶体 管的基极-发射极电压Vbe与绝对温度成反比；在不同的集电极电流下，两个双极型晶体管 的基极-发射极电压电压的差值AVbe与绝对温度成正比。因此双极型晶体管通常是构成 带隙基准电压的核心。
[0004] 就目前而言，已经有一系列的带隙基准电路被提出。这些电路中都采用运算放大 器和额外的外加电路来实现比较高的PSRR (PowerSupplyRe jectionRatio)，但是这样会增 加芯片的面积和功耗。为了满足低电源电压和低功耗的要求，应该避免使用运算放大器电 路，而用一种简单的结构实现高PSRR。同时，也应该在比较宽的频带范围内实现高PSRR，从 而抑制芯片上的高速电路对带隙基准电路产生的影响。现有技术中有些电路所提出的带隙 基准是一个没有使用运算放大器的电路，虽然这种结构获得了很高的PSRR，并且功耗也很 低，但是该电路需要一个相对较大的电源电压（VDD>4. 25V)。 【
【发明内容】
】
[0005] 为解决上述技术问题，本发明提供了一种低功耗、低电源电压和高PSRR的带隙基 准电路，其包括，
[0006] 一基准电压源VREF，所述基准电压源VREF拉伸门电压V_REG实现内部预稳压，并 形成内部预稳压电路；
[0007] -带隙核心电路，所述带隙核心电路设有提高电源抑制比的自偏置共源共栅放大 电路；
[0008] -负反馈电路，所述负反馈电路为所述带隙核心电路提供一个经过稳压后的电源 电压VDD ;
[0009] -启动电路，所述启动电路在工作开始时拉伸所述基准电压源VREF使得所述自 偏置共源共栅放大电路正常工作。
[0010] 优选地，所述带隙核心电路还包括第一电阻R1、第二电阻R2、第一双极性晶体管 Q1、与第一双极性晶体管Q1共同联接基极的第二双极性晶体管Q2以及第三双极性晶体管 Q3。
[0011] 优选地，所述负反馈电路设有晶体管M13以及晶体管M16,所述晶体管M13的栅极 连接所述自偏置共源共栅放大电路，所述晶体管M13的源极以及所述晶体管M16的漏极连 接门电压V_REG，所述晶体管M13的漏极连接所述晶体管M16的栅极，所述晶体管M16的源 极连接接地基准电压，所述第一双极性晶体管Q1、第二双极性晶体管Q2以及第三双极性晶 体管Q3的基极以及发射极共同耦合到接地基准电压，所述第三双极性晶体管Q3的集电极 连接所述第二电阻R2,所述自偏置共源共栅放大电路通过第一电阻R1与第二双极性晶体 管Q2集电极串联连接，所述自偏置共源共栅放大电路、第一双极性晶体管Q1以及第二双极 性晶体管Q2产生一个PATA电流，所述PATA电流通过第二电阻R2形成PATA电压。
[0012] 优选地，所述自偏置共源共栅放大电路设有晶体管Ml、M2、M3、M4、M5、M6、M7、M8 以及第三电阻R3和第四电阻R4,通过第三电阻R3和第四电阻R4的电压为晶体管M2、M3、 M4、M5、M6、M7以及M8提供偏置电压。
[0013] 优选地，所述启动电路设有晶体管MS1、MS2、MS3、MS4以及MS5,开始上电时，若电 路处于零偏置状态，基准电压源VREF为低电平，MS2关断，MS4导通，通过MS4和MS5组成的 电流镜，使电流流入第三电阻R3,从而使电路进入正常工作状态，基准电压源VREF逐渐增 大后，MS2开启，将启动电路关断。
[0014] 优选地，所述自偏置共源共栅放大电路包括一电流支路，所述电流支路由晶体管 M9以及晶体管M10串联所述第二电阻R2组成，所述晶体管M9源极连接所述门电压V_REG， 所述晶体管M9漏极连接所述晶体管M10的源极。
[0015] 优选地，所述内部预稳压电路包括晶体管Mil、晶体管M12、晶体管M13、晶体管 M14、晶体管M15、晶体管M17以及晶体管M18,所述晶体管Mil的源极连接所述门电压V_ REG，所述晶体管Mil的漏极连接所述晶体管M12的漏极，所述晶体管M12的源极连接所述 接地基准电压，所述晶体管M14的漏极连接所述晶体管M13的漏极，所述电源电压VDD连接 所述晶体管M15的源极，所述门电压V_REG连接所述晶体管M15的漏极，所述晶体管M15的 漏极连接所述晶体管M16的漏极，所述晶体管Mil的漏极稱合所述晶体管M12、晶体管M14 以及晶体管M18的栅极，所述晶体管M17的源极连接电源电压VDD，所述晶体管M17的漏极 连接所述晶体管M18的漏极，所述晶体管M17的漏极稱合所述晶体管M15以及晶体管M17 的栅极，所述晶体管M18的源极连接所述接地基准电压。
[0016] 本发明的带隙基准电路，通过负反馈电路为带隙核心电路提供一个经过稳压后的 电源电压，同时在内部采用自偏置共源共栅放大电路来提高电源抑制比，节省了面积和功 耗；自偏置共源共栅放大电路能够提高PSRR性能，且省去了偏置电路，降低了功耗的同时 降低了电路的复杂度。 【【专利附图】
【附图说明】】
[0017] 图1是本发明一实施例带隙基准电路示意图；
[0018] 图2是本发明一实施例带隙基准电路温漂系数方针结果示意图；
[0019] 图3是本发明一实施例带隙基准电路PSRR仿真结果示意图。 【【具体实施方式】】
[0020] 如图1所示，为本发明一实施例带隙基准电路示意图，本发明提供一种带隙基准 电路，其包括一基准电压源VREF，所述基准电压源VREF拉伸门电压V_REG实现内部预稳 压，并形成内部预稳压电路；一带隙核心电路，所述带隙核心电路设有提高电源抑制比的自 偏置共源共栅放大电路；一负反馈电路，所述负反馈电路为所述带隙核心电路提供一个经 过稳压后的电源电压VDD;-启动电路，所述启动电路在工作开始时拉伸所述基准电压源 VREF使得所述自偏置共源共栅放大电路正常工作。
[0021] 本发明的带隙核心电路还设有第一电阻R1、第二电阻R2、第一双极性晶体管Q1、 与第一双极性晶体管Q1共同联接基极的第二双极性晶体管Q2以及第三双极性晶体管Q3， 所述第一双极性晶体管Q1集电极的自偏置共源共栅放大电路。
[0022] 本发明的负反馈电路设有晶体管M13以及晶体管M16,所述晶体管M13的栅极连 接所述自偏置共源共栅放大电路，所述晶体管M13的源极以及所述晶体管M16的漏极连接 门电压V_REG，所述晶体管M13的漏极连接所述晶体管M16的栅极，所述晶体管M16的源极 连接接地基准电压，所述第一双极性晶体管Q1、第二双极性晶体管Q2以及第三双极性晶体 管Q3的基极以及发射极共同耦合到接地基准电压，所述第三双极性晶体管Q3的集电极连 接所述第二电阻R2,所述自偏置共源共栅放大电路通过第一电阻R1与第二双极性晶体管 Q2集电极串联连接，所述自偏置共源共栅放大电路、第一双极性晶体管Q1以及第二双极性 晶体管Q2产生一个PATA电流，所述PATA电流通过第二电阻R2形成PATA电压。本发明通 过自偏置共源共栅放大电路、第一双极性晶体管Q1以及第二双极性晶体管Q2产生一个和 绝对温度成比例的 PATA (Proportional to absolute temperature)电流，PTAT 电流通过 第二电阻R2转换成一个与温度系数成正比的电压，与第三双极型晶体管Q3的Vbe相加，产 生与温度无关的电压基准。
[0023] 本实施例的自偏置共源共栅放大电路设有晶体管M1、M2、M3、M4、M5、M6、M7、M8以 及第三电阻R3和第四电阻R4,通过第三电阻R3和第四电阻R4的电压为晶体管M2、M3、M4、 M5、M6、M7以及M8提供偏置电压。
[0024] 本实施例的自偏置共源共栅放大电路包括一电流支路，所述电流支路由晶体管M9 以及晶体管M10串联所述第二电阻R2组成，所述晶体管M9源极连接所述门电压V_REG，所 述晶体管M9漏极连接所述晶体管M10的源极。晶体管M9和晶体管M10的作用是作为电流 镜，为第二电阻R2和第三双极性晶体管Q3提供偏置电流。
[0025] 图1中其还示出晶体管Mil、M12以及M14,所述晶体管Mil的源极连接所述门电 压V_REG，所述晶体管Mil的漏极连接所述晶体管M12的漏极，所述晶体管M12的源极连接 所述接地基准电压，所述晶体管M14的漏极连接所述晶体管M13的漏极。晶体管M9也为晶 体管Mil提供偏置，晶体管Mil和M12、M14构成了电流镜为自偏置共源共栅放大电路提供 偏置电流。
[0026] 本实施例还包括一电压支路，所述电压支路设有晶体管M15、晶体管M17以及晶体 管M18,所述电源电压VDD连接所述晶体管M15的源极，所述门电压V_REG连接所述晶体管 M15的漏极，所述晶体管M15的漏极连接所述晶体管M16的漏极，所述晶体管Mil的漏极奉禹 合所述晶体管M12、晶体管M14以及晶体管M18的栅极，所述晶体管M17的源极连接电源电 压VDD,所述晶体管M17的漏极连接所述晶体管M18的漏极，所述晶体管M17的漏极稱合所 述晶体管M15以及晶体管M17的栅极，所述晶体管M18的源极连接所述接地基准电压。
[0027] 本发明通过晶体管Mil?M18实现内部预稳压，当电源电压VDD(本发明中电源电 压一般小于4. 25V)突然增大的时候，门电压V_REG也随之增大，晶体管M13的漏极随着源 极的增大而增大，经过晶体管M16构成的共源放大电路后，门电压V_REG又被拉低，从而提 高了 PSRR。自偏置共源共栅放大电路结构能够提高PSRR性能，自偏置省去了偏置电路，降 低了功耗的同时降低了电路的复杂度。
[0028] 本实施例带隙基准电路中的PTAT电流：
[0029]
【权利要求】
1. 一种带隙基准电路，其特征在于：其包括， 一基准电压源VREF，所述基准电压源VREF拉伸门电压V_REG实现内部预稳压，并形成 内部预稳压电路； 一带隙核心电路，所述带隙核心电路设有提高电源抑制比的自偏置共源共栅放大电 路； 一负反馈电路，所述负反馈电路为所述带隙核心电路提供一个经过稳压后的电源电压 VDD ； 一启动电路，所述启动电路在工作开始时拉伸所述基准电压源VREF使得所述自偏置 共源共栅放大电路正常工作。
2. 根据权利要求1所述的带隙基准电路，其特征在于：所述带隙核心电路还包括第一 电阻R1、第二电阻R2、第一双极性晶体管Q1、与第一双极性晶体管Q1共同联接基极的第二 双极性晶体管Q2以及第三双极性晶体管Q3。
3. 根据权利要求2所述的带隙基准电路，其特征在于：所述负反馈电路设有晶体管M13 以及晶体管M16,所述晶体管M13的栅极连接所述自偏置共源共栅放大电路，所述晶体管 M13的源极以及所述晶体管M16的漏极连接门电压V_REG，所述晶体管M13的漏极连接所述 晶体管M16的栅极，所述晶体管M16的源极连接接地基准电压，所述第一双极性晶体管Q1、 第二双极性晶体管Q2以及第三双极性晶体管Q3的基极以及发射极共同耦合到接地基准电 压，所述第三双极性晶体管Q3的集电极连接所述第二电阻R2,所述自偏置共源共栅放大电 路通过第一电阻R1与第二双极性晶体管Q2集电极串联连接，所述自偏置共源共栅放大电 路、第一双极性晶体管Q1以及第二双极性晶体管Q2产生一个PATA电流，所述PATA电流通 过第二电阻R2形成PATA电压。
4. 根据权利要求1所述的带隙基准电路，其特征在于：所述自偏置共源共栅放大电路 设有晶体管Ml、M2、M3、M4、M5、M6、M7、M8以及第三电阻R3和第四电阻R4，通过第三电阻R3 和第四电阻1?4的电压为晶体管12、10、14、15、16、17以及18提供偏置电压。
5. 根据权利要求1所述的带隙基准电路，其特征在于：所述启动电路设有晶体管MSI、 MS2、MS3、MS4以及MS5,开始上电时，若电路处于零偏置状态，基准电压源VREF为低电平， MS2关断，MS4导通，通过MS4和MS5组成的电流镜，使电流流入第三电阻R3,从而使电路进 入正常工作状态，基准电压源VREF逐渐增大后，MS2开启，将启动电路关断。
6. 根据权利要求2所述的带隙基准电路，其特征在于：所述自偏置共源共栅放大电路 包括一电流支路，所述电流支路由晶体管M9以及晶体管M10串联所述第二电阻R2组成，所 述晶体管M9源极连接所述门电压V_REG，所述晶体管M9漏极连接所述晶体管M10的源极。
7. 根据权利要求1所述的带隙基准电路，其特征在于：所述内部预稳压电路包括晶体 管Mil、晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M17以及晶体管M18,所述 晶体管Mil的源极连接所述门电&V_REG，所述晶体管Mil的漏极连接所述晶体管M12的漏 极，所述晶体管M12的源极连接所述接地基准电压，所述晶体管M14的漏极连接所述晶体管 M13的漏极，所述电源电压VDD连接所述晶体管M15的源极，所述门电压V_REG连接所述晶 体管M15的漏极，所述晶体管M15的漏极连接所述晶体管M16的漏极，所述晶体管Mil的 漏极耦合所述晶体管M12、晶体管M14以及晶体管M18的栅极，所述晶体管M17的源极连接 电源电压VDD,所述晶体管M17的漏极连接所述晶体管M18的漏极，所述晶体管M17的漏极 耦合所述晶体管M15以及晶体管M17的栅极，所述晶体管M18的源极连接所述接地基准电 压。
【文档编号】G05F1/56GK104122918SQ201310150190
【公开日】2014年10月29日 申请日期:2013年4月26日 优先权日:2013年4月26日
【发明者】姚爱萍, 张金勇, 王磊 申请人:中国科学院深圳先进技术研究院