一种跨时钟域的异步fifo控制逻辑电路的制作方法
【专利摘要】本实用新型公开了一种跨时钟域的异步FIFO控制逻辑电路，包括读写接口控制电路、异步FIFO芯片和输出接口芯片54HC245，读写接口控制电路包括电阻R5、电阻R6、电容C33和电容C37。读写接口控制电路实现对异步信号的读写进行控制，使之适应异步FIFO芯片的工作条件，异步FIFO芯片实现克服亚稳态干扰，输出接口芯片对FIFO芯片的输出信号进行增强驱动能力，降低内部噪声干扰。该电路结构简单，适应性强、成本低廉，可靠性高，功耗低，克服了亚稳态现象，实现了跨时钟域参数的传输，比传统异步电路速度更快，误码率更低。
【专利说明】-种跨时钟域的异步FIFO控制逻辑电路
【技术领域】
[0001] 本实用新型涉及一种跨时钟域的异步FIFO控制逻辑电路，属于航天测量测控领 域。
【背景技术】
[0002] 在航天工程中，为监测飞行器的实时状态，有大量的数据需要被采集、适配和传 输。随着数字系统规模的不断增大，一个系统通常与若干个子系统进行通信，可以连接不同 的外部设备。由于外部设备与主设备的时钟不一致，对跨时钟域异步信号的可靠传输提出 了很高的要求。在通信系统中，各个节点间时钟不一致，节点间跨时钟域的低误码率传输是 另一个需要考虑的方面。由于各个系统之间时钟信号的频率及相位关系各异，跨时钟域的 信号在传输时会遇到亚稳态等现象，使得信号在跨时钟域传输时会发生较多问题。
[0003] 跨时钟域信号传输的亚稳态问题是指，在信号传输中，每种触发器都有时序要求， 对于使用上升沿触发的触发器来说，建立时间（Setup Time)是在时钟上升沿到来之前，触 发器数据保持稳定的最小时间，而保持时间（HoldTime)是在时钟上升沿到来之后，触发器 数据还应该保持的最小时间，在时钟上升沿前后的这个窗口内数据应该保持不变，否则会 使触发器工作在一个不确定的状态，即亚稳态。当触发器处于亚稳态且处于亚稳态的时间 超过了一个时钟周期时，这种不确定的状态将会影响到下一级的触发器，最终导致连锁反 应，从而使整个系统功能失常，当一个信号跨越某个时钟域时，对新时钟域的电路来说，它 是一个异步信号。由于异步信号之间的时序是毫无关系的，因此必然存在建立时间/保持 时间（Setup Time/Hold Time)冲突。 实用新型内容
[0004] 本实用新型解决的技术问题是：克服现有技术的不足，提供一种跨时钟域的异步 FIFO控制逻辑电路，克服了亚稳态现象，实现了跨时钟域参数的传输，比传统异步电路速度 更快，误码率更低。
[0005] 本实用新型的技术方案是：一种跨时钟域的异步FIFO控制逻辑电路，包括异步 FIFO芯片、输出接口芯片54HC245和读写接口控制电路；
[0006] 其中读写接口控制电路包括电阻R5、电阻R6、电容C33和电容C37 ;异步FIFO芯 片为 IDT7205 ;
[0007] 电容C33连接在IDT7205的W引脚和地之间，电阻R5 -端连接在IDT7205的W引 脚上，另一端连接外部写使能信号；电容C37连接在IDT7205的R引脚和地之间，电阻R6 - 端连接在IDT7205的R引脚上，另一端连接外部读使能信号；
[0008] 时钟域1输入的8位数据的第0位?第7位依次连接在IDT7205的D0?D7引脚 上，IDT7205的VCC引脚和FL/RT引脚分别与外部供电电源VCC连接，IDT7205的D8弓丨脚、 XI引脚和GND引脚接地；IDT7205的EF引脚接外部总线；IDT7205的NC引脚、X0/HF引脚、 Q8引脚、FF引脚悬空，IDT7205的RS引脚外接复位信号；
[0009] IDT7205的Q0?Q7引脚依次与输出接口芯片54HC245的A0?A7引脚连接，输出 接口芯片54HC245的DIR引脚与外部供电电源VCC连接，54HC245的E引脚外接使能信号， 时钟域2的输出数据通过输出接口芯片54HC245的B0?B7引脚向外输出。
[0010] 所述电阻R5和电阻R6均为33Ω，电容C33和电容C37均为220pF，外部供电电源 VCC 为 +5V。
[0011] 本实用新型与现有技术相比的优点是：
[0012] (1)该电路采用先进的异步FIFO芯片控制电路，克服了亚稳态现象，实现了跨时 钟域参数的传输，比传统异步电路速度更快，误码率更低。
[0013] (2)该电路的结构简单，适应性强、成本低廉，可靠性高，功耗低；已成功应用于多 个航天型号的测量系统中，实现了跨时钟域参数的高速、高可靠性测量。
【专利附图】
【附图说明】
[0014] 图1为本实用新型跨时钟域的异步FIFO控制逻辑电路构成方框图；
[0015] 图2为本实用新型跨时钟域的异步FIFO控制逻辑电路结构图。
【具体实施方式】
[0016] 如图1所示，本实用新型的跨时钟域的异步FIFO控制逻辑电路包括读写接口控制 电路、异步FIFO芯片和输出接口芯片。读写接口控制电路实现对异步信号的读写进行控 制，使之适应异步FIFO芯片的工作条件，异步FIFO芯片实现克服亚稳态干扰，输出接口芯 片对FIFO芯片的输出信号进行增强驱动能力，降低内部噪声干扰。异步FIFO芯片可以同 时进行读写操作，并能有效隔离读写两个时钟域，因此，在大量数据的跨时钟域传输中，可 将数据实现安全通信。
[0017] 读写接口控制电路包括电阻R5、电阻R6、电容C33和电容C37。如图2所示，本实 用新型的具体电路连接关系如下：电容C33连接在IDT7205的W引脚和地之间，电阻R5 - 端连接在IDT7205的W引脚上，另一端连接外部写使能信号；电容C37连接在IDT7205的R 引脚和地之间，电阻R6 -端连接在IDT7205的R引脚上，另一端连接外部读使能信号；
[0018] 异步FIFO芯片为IDT7205芯片；时钟域1输入的8位数据的第0位?第7位依 次连接在IDT7205的D0?D7引脚上，IDT7205的VCC引脚和FL/RT引脚分别与外部供电 电源VCC连接，IDT7205的D8引脚、XI引脚和GND引脚接地；IDT7205的EF引脚接外部总 线；IDT7205的NC引脚、X0/HF引脚、Q8引脚、FF引脚悬空，IDT7205的RS引脚外接复位信 号；IDT7205的Q0?Q7引脚依次与输出接口芯片54HC245的A0?A7引脚连接，输出接口 芯片54HC245的DIR引脚与外部供电电源VCC连接，时钟域2的输出数据通过输出接口芯 片54HC245的B0?B7引脚向外输出。电阻R5和电阻R6均为33Ω，电容C33和电容C37 均为220pF，外部供电电源VCC为+5V。
[0019] IDT7205 是 8bit FIFO 芯片，容量为 8192*9bit，存取时间 12ns，最大功耗 660mW， 5V工作电压，DO?D8是数据输入总线，Q0?Q8是数据输出总线，具有独立的读写控制端、 级联控制端，独立的状态满标志和状态空标志。IDT7205芯片的D0?D7引脚接收时钟域1 输入的8bit数据；IDT7205芯片的D8引脚接地；IDT7205芯片的引脚RS为异步复位，其基 本时序及逻辑功能为：RS引脚置低时，IDT7205复位，内部读写指针都被复位到起始位置。 IDT7205芯片的W引脚为写使能信号，W引脚置低，就执行一次外部数据的写入操作，内部写 指针自动加1，数据顺次进入FIFO中。R5为接口匹配电阻，对写使能信号起限流和阻抗匹 配的作用，提高写使能信号的稳定性。C33为滤波电容，和R5 -起组成低通RC滤波网络，滤 去输入信号中的高频交流分量，提高电磁兼容性，保证异步FIFO芯片工作正常。IDT7205芯 片的VCC为芯片供电引脚，FL/RT为功能扩展引脚。R为读使能信号。IDT7205芯片的EF为 空指示信号，接到外部总线，当所有的数据被读出后，内部空标识EF置低，禁止读出操作。 若内部空标识EF没有置低，那么每次读允许R置低时，就执行一次内部数据的读出，内部指 针自动加1，数据就顺次从FIFO中读出去。R6为接口匹配电阻，对读使能信号起限流和阻 抗匹配的作用，提高读使能信号的稳定性。C37为滤波电容，和R6 -起组成低通RC滤波网 络，滤去输入信号中的高频交流分量，提高电磁兼容性，保证异步FIFO工作正常。IDT7205 内部实现两个时钟域间数据的存储，避免亚稳态。IDT7205芯片的Q0?Q7为时钟域2的 输出数据，输出接口芯片54HC245实现输出数据的高速稳定，提高抗干扰能力，增强驱动能 力。同时保证电路的输出阻抗匹配。
[0020] 对于异步FIFO芯片，避免亚稳态的关键点是广生读，与地址和空/满的标志，基本 要求是：能写满而不溢出，能读空而不多读。空/满标志产生的原则是：写满不溢出，读空不 多读。即无论在什么情况下，都不应出现读写地址同时对一个存储器地址操作的情况。在 读写地址相等或相差一个或多个地址的时候，满标志应该有效，表示此时异步FIFO芯片已 满，外部电路应对异步FIFO芯片停止写数据，而在满信号有效时写数据，即：
[0021] 空标志〈=(|写地址-读地址|〈=预定值）AND(写地址超前读地址）
[0022] 满标志〈=(|写地址-读地址|〈=预定值）AND(读地址超前写地址）
[0023] 本实用新型说明书中未作详细描述的内容属于本领域技术人员的公知技术。
【权利要求】
1. 一种跨时钟域的异步FIFO控制逻辑电路，其特征在于：包括异步FIFO芯片、输出接 口芯片54HC245和读写接口控制电路； 其中读写接口控制电路包括电阻R5、电阻R6、电容C33和电容C37 ;异步FIFO芯片为 IDT7205 ； 电容C33连接在IDT7205的W引脚和地之间，电阻R5-端连接在IDT7205的W引脚上， 另一端连接外部写使能信号；电容C37连接在IDT7205的R引脚和地之间，电阻R6 -端连 接在IDT7205的R引脚上，另一端连接外部读使能信号； 时钟域1输入的8位数据的第0位?第7位依次连接在IDT7205的DO?D7引脚上， IDT7205的VCC引脚和FL/RT引脚分别与外部供电电源VCC连接，IDT7205的D8引脚、XI 引脚和GND引脚接地；IDT7205的EF引脚接外部总线；IDT7205的NC引脚、X0/HF引脚、Q8 引脚、FF引脚悬空，IDT7205的RS引脚外接复位信号； IDT7205的Q0?Q7引脚依次与输出接口芯片54HC245的A0?A7引脚连接，输出接口 芯片54HC245的DIR引脚与外部供电电源VCC连接，54HC245的E引脚外接使能信号，时钟 域2的输出数据通过输出接口芯片54HC245的B0?B7引脚向外输出。
2. 根据权利要求1所述的一种跨时钟域的异步FIFO控制逻辑电路，其特征在于：所述 电阻R5和电阻R6均为33 Ω，电容C33和电容C37均为220pF,外部供电电源VCC为+5V。
【文档编号】G05B19/042GK203870424SQ201420262947
【公开日】2014年10月8日 申请日期:2014年5月21日 优先权日:2014年5月21日
【发明者】王林, 徐力, 张霖, 丛伟, 耿培涛, 罗兴科, 扈佳林 申请人:北京宇航系统工程研究所, 中国运载火箭技术研究院