一种可编程控制器的抗扰度试验定量化评测方法与流程

本发明一种可编程控制器的抗扰度试验定量化评测方法，属于电子测量技术领域。

背景技术：

现有的可编程控制器(简称plc)，特别是带伺服控制功能的plc，它的输入输出接口需要发送和接收高速脉冲，并且准确发送或接收脉冲是plc的基本要求，然而在现实环境中由于外部电磁干扰的存在，往往会影响plc的运行，严重时可能导致plc程序错误或故障停机，但更普遍的问题是导致plc的程序尚能正常运行，电源或信号受外部干扰而引起波形畸变，很容易造成脉冲发送或接收出现个别的错误。现在普遍使用iec电磁兼容试验方法(包括电快速瞬变脉冲群抗扰度，浪涌(冲击)抗扰度，传导骚扰抗扰度，辐射抗扰度)考核产品的电磁兼容性能。如电快速瞬变脉冲群抗扰度(简称eft)试验遵循国标gb_t17626.4-2008/国际标准iec61000-4-4，如图1为电快速瞬变脉冲群抗扰度试验方框图，此试验方法中，被测plc产品在受到eft干扰的情况下直观观察其工作状态和功能是否正常。

iec标准没有规定plc产品在试验时运行的程序，和如何认定“功能正常”的方法，传统试验方法是运行一个简单应用程序，只要plc在试验中能保持“运行”状态(即不出现故障停机)即认为“功能正常”。如图1所示，为现有的传统的可编程控制器(简称plc)电快速瞬变脉冲群抗扰度(简称eft)试验标准，国标遵循gb_t17626.4-2008/国际标准遵循iec61000-4-4.此试验方法中，当plc在受到eft干扰的情况下，以直观地观察其功能、工作状态是否正常为判断的标准，从而定性地判定是否通过相应级别的抗扰试验。

但实际经验表明plc在接受从小到大的外部电磁干扰时，往往先出现个别的计数或计算错误，然后错误频率逐步增加，最后才会出现故障停机。

技术实现要素：

本发明的目的使得对plc抗干扰能力的评价能够量化。

为了达到上述目的，本发明的技术方案是提供了一种可编程控制器的抗扰度试验定量化评测方法，其特征在于，包括以下步骤：

步骤1、搭建抗扰度试验定量化评测装置，包括干扰脉冲发生器及两台plc，一台plc作为被试品，另外一台plc作为陪试品，干扰脉冲发生器的电源输入端经由被试设备电源输入线连接外部电源一，干扰脉冲发生器的电源输出端经由被试设备电源输出线连接被试plc供电接口，被试plc供电接口连接被试品的电源输入端，与单独的外部电源二相连的陪试品的脉冲发送端经由电容耦合夹及高速计数脉冲信号线与被试品的高速计数脉冲输入端相连，干扰脉冲发生器的信号输出端经由干扰脉冲群同轴输出线连接至电容耦合夹；

步骤2、由陪试品产生频率为xhz的高速计数脉冲和计数方向信号，通过电容耦合夹连接到被试品的高速计数脉冲输入端进行计数，在此过程中，将干扰脉冲发生器产生的干扰信号注入到被试设备电源输出线中，或者通过电容耦合夹将干扰脉冲发生器产生的干扰信号耦合到高速计数脉冲信号线上，每个计数周期，陪试品先发送正向计数脉冲y个，停止z秒后由被试品检查计数的脉冲数是否等于y，同时根据是少计或多计分别将出错的个数累加保存到错误数寄存器，在比较完成后将计数器清零，再经延时后开始反向计数，陪试品开始发送y个反向计数脉冲后暂停，由被试品反向计数和校验是否有错，将错误数与错误数寄存器中原有的错误数累加后保存；

步骤3、计算一次标准试验运行时间内错误脉冲数占总计数脉冲数的比例，其中：

错误脉冲数为通过错误数寄存器读取的错误数；

设一次标准试验运行时间为ws，则总计数脉冲数＝2*[w/(z+2*y/x)]*y，式中，[·]为取整运算符。

对于具有伺服功能的plc产品，需要通过发送驱动脉冲控制伺服单元运动到指定位置，或接收位置传感器的脉冲信号测量控制对象的实际位置，plc处理单元和这些高速脉冲输入输出接口极易受电磁干扰的影响，产生误动作，从而在高速脉冲输入输出计数部分出现的错误次数和错误程度可以作为考察这个plc抗干扰能力的一个评价指标。

基于此，本发明在可编程控制器接收高速计数脉冲信号的通信过程中，对被试plc施加干扰信号，统计可编程控制器接收高速计数脉冲的错误个数，计算出错误率，在可编程控制器的通信错误率与其抗扰度的准确性之间建立一一直接对应的关系，错误率的大小直接表明了plc干扰信号的抗干扰能力。通过这种方法，能保证对plc的干扰信号的抗干扰能力的试验结果判定更加有效化、可量化和高准确度。

本发明的有益效果为：

1)本发明涉及的可编程控制器的抗扰度试验定量化评测方法很容易实现，试验装置结构简单，操作性强。

2)通过本发明提供的方法，能保证对plc的抗扰度的试验结果判定更加具体化、可定量化和精确。

3)对于plc的应用，特别是plc伺服应用提供一种新的有效、可靠、准确的抗干扰试验可定量化的考核方法。具有明显的技术新颖性、先进性和实用性。

附图说明

图1电快速瞬变脉冲群抗扰度试验方框图；

图2本发明所涉及电快速瞬变脉冲群抗扰度试验框图；

图3一次高速计数脉冲的收发周期；

图4未采取脉冲群干扰抑制措施前，脉冲计数错误率较高时的脉冲波形；

图5采取脉冲群干扰抑制措施后，脉冲计数错误率较低时的脉冲波形。

具体实施方式

下面以电快速瞬变脉冲群抗扰度试验为例，结合附图对本发明作进一步说明，给出具体实施方式。

本发明中有两台plc，一台作为陪试品发送高速计数脉冲，另外一台plc作为被试品接收高速计数脉冲，并在被电快速瞬变脉冲群干扰的情况下统计被试plc计数收到的高速计数脉冲信号的错误数；累计错误数保存在被试plc寄存器中，待eft干扰停止后，由计算机与被试plc通过rs232串口通信并读取高速计数脉冲通信的错误数，根据错误数可以快速、准确、有效地计算出错误率，错误率越大则说明被试plc受到eft干扰的影响越大，抗eft干扰能力越差；反之，错误率越小则说明被试plc受到eft干扰的影响越小，抗eft干扰能力越强。可以用计数脉冲错误率的大小来衡量plc受到eft干扰的影响大小。

结合图2，为实现本发明的方法，需要搭建的电快速瞬变脉冲群干扰试验的组成装置包含有：电快速瞬变脉冲群发生器(内含耦合/去耦网络)、电容耦合夹、高速计数脉冲发送可编程控制器(陪试plc)、高速计数脉冲接收可编程控制器(被试plc)、隔离变压器和计算机。其中有一路220v交流电源供给eft发生器和陪试plc工作，另外一路220v交流电源则经过隔离变压器后接至被试设备电源输入端，再经过eft内部的耦合/去耦网络，从被试设备工作电源输出端输出到被试设备电源插座。实际的伺服应用中都会用到高速脉冲的发送和接收，本发明中为保持被试plc受到电快速瞬变快速脉冲群干扰的独立性，需要将被试plc和陪试plc分开供电，被试plc从被试设备电源插座(注入脉冲群干扰)处获取工作电源。陪试plc则从标准交流电源处取电。eft发生器的脉冲同轴输出端连接电容耦合夹进行信号线干扰试验。被试plc的高速计数脉冲计数输入端通过通信信号线连接陪试plc的高速计数脉冲输出端，被试plc接收来自陪试plc的高速计数脉冲。计算机通过rs232串口端连接到被试plc。

由于eft试验有两种干扰施加方式，一种是将电快速瞬变脉冲群干扰注入到被试设备电源线中，另外一种是通过耦合夹将电快速瞬变脉冲群干扰耦合到被试设备通信信号线上。本发明包含了这两种不同的试验方式，所述的试验方法对两种不同的干扰方式都同样适用。本发明中有两种脉冲，一种是电快速瞬变脉冲群，属于干扰脉冲群；另外一种是高速计数脉冲，属于被干扰的脉冲。(注：由于电快速瞬变脉冲群干扰发生器内部有去耦网络，以及试品的不确定因素，可能会在电路上产生微量漏电流，为此在脉冲群发生器被试品电源输入端前加装与仪器相匹配的隔离变压器)。

本发明提供的方法将根据被试plc产品的高速定位脉冲输出功能，编制一个应用程序，由陪试plc(处于无干扰环境下)以指定的频率(接近产品最高输出频率)产生规定数目的正向和反向计数输出脉冲(根据产品的功能应在多个通道同时施加测试程序)，由被试plc(处于干扰环境下)接收，被试plc应当按发送端的计数方向指令准确接收计数(上升或下降计数)，在测试持续时间内连续发送和接收，并通过出现的计数错误个数判断plc对电磁环境的适应能力，和具有相对的定量指示。由于这个测试涉及plc的电源，cpu运算部分，输入接口，输出接口，和电源输入线，输入输出接口线等部分，能比较全面考核plc产品和应用环境条件。本发明提供的方法的具体实现过程为：

由陪试plc产生频率为x(hz)高速计数脉冲和计数方向信号，通过电容耦合夹连接到被试plc的高速计数脉冲输入端进行计数。每个计数周期陪试plc先发送正向计数脉冲y个，停止z秒(此值可根据具体情况调整)后由被试plc检查计数的脉冲数是否等于y，同时根据是少计或多计分别将出错的个数累加保存到错误数寄存器。在比较完成后将计数器清零，再经延时后开始反向计数，陪试plc开始发送y个反向计数脉冲后暂停，由被试plc反向计数和校验是否有错，将错误数存入寄存器。这是一个计数周期如此循环，计数器的工作状态如图3所示。

由于高速计数脉冲的频率为x(hz)，y个正向计数脉冲总共占用时间为y/x(秒)，同理y个反向计数脉冲总共占用时间也为y/x(s)，正向计数结束后停止1.2s进行判断和保存错误数，所以完整的一次高速计数脉冲收发总共占用的时间(一个通信计数周期)为y/x+z+y/x＝z+2*y/x(s)。标准的一次eft试验运行时间为60s，在一次eft试验期间，两台plc在某一个通道中收发高速计数脉冲的周期数为60/(z+2*y/x)个，可以对周期个数进行取整运算，总共收发[60/(z+2*y/x)]*y个正向高速计数脉冲和[60/(z+2*y/x)]*y个反向高速计数脉冲，总的脉冲数为2*[60/(z+2*y/x)]*y个。

下面举例说明，在某次试验中高速计数脉冲频率为90khz，每个计数周期陪试plc发送正向计数脉冲850，000个。发送结束后停止1.2s。结果测得，被试plc的输入通道在受到2kv快速脉冲群对电源干扰的情况下，反向高速计数脉冲数少了2604个，正向高速计数脉冲数多了7079，未采取干扰抑制措施前，被电快速瞬变脉冲群干扰的高速计数脉冲波形见图4，总共的脉冲错误数为2604+7079＝9683，错误脉冲数占总脉冲数的比例为：错误脉冲数/总脉冲数*100％，9683/{[2*60/(1.2+2*850000/90000)]*850000}＝0.0019，为0.19％。测试条件不变，在被试plc中增加了电快速瞬变脉冲群干扰抑制措施后，测得反向高速计数脉冲数只出错101个，正向高速计数脉冲数只出错367个，加干扰抑制措施后的高速计数脉冲波形见图5，总共的脉冲错误数为101+367＝468，错误脉冲数占总计数脉冲数的比例为468/5,100,000＝0.000092，所占比例为0.0092％。

以上实例是基于将电快速瞬变脉冲群干扰注入到被试plc电源中的试验方式下所得出的结果，该试验方法与思路同样适用于将脉冲群干扰通过电容耦合夹耦合到高速计数脉冲信号线上的情况，无论是干扰电源，或者干扰通信信号线，脉冲群干扰所带来的影响都会表现在高速计数脉冲数的错误数上。为此可以定义高速计数脉冲通信错误率＝错误脉冲数/总脉冲数*100％，在实际试验中，错误数通常比总数小得多，为此错误率用ppm(即百万分之一)来定义比较合理，则又定义计数脉冲通信错误率＝(错误脉冲数/总脉冲数)*1000,000(ppm)。假设高速计数脉冲总数为m，错误数为n，错误率为r，则r＝n/m*1000,000(ppm)。

按此定义，则以上实例中未加脉冲群干扰抑制措施前的错误率就是1900ppm，增加抑制措施后的错误率为92ppm。增加干扰抑制措施后高速计数脉冲低电平区间内的干扰信号幅度明显比无抑制措施前要低，说明抑制措施对减轻或者消除脉冲群干扰的影响是有效可信的。同样地，从抑制前后高速计数脉冲的错误率来看，抑制后的错误率为92ppm，抑制前为1900ppm，抑制后错误率明显要比之前小很多。说明干扰抑制措施确实有效。可以看出，无论从实际捕获到的脉冲波形，还是从统计高速计数脉冲的错误率，都能一致地体现脉冲群干扰试验中不同措施下plc性能的变化，明显地看出通过高速计数脉冲错误率来评测脉冲群干扰试验中plc的性能是有效的，与观测实际脉冲波形的方法相比，统计高速计数脉冲错误率的方法更加准确、全面和定量化。以上实例是选取了plc高速计数脉冲通道之一来说明，每个通道都可以以此方法统计脉冲错误率，如果要更加严格全面地考核，则可以选取多个通道中错误率最大的值作为整个plc的计数脉冲通信错误率。可以视具体情况而定。