带隙基准电路的制作方法
【技术领域】
[0001]本发明涉及一种带隙基准电路。
【背景技术】
[0002]随着系统集成技术(SOC)的飞速发展，基准电压源已成为大规模、超大规模集成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。基准电压源是超大规模集成电路和电子系统的重要组成部分，可广泛应用于高精度比较器、A / D和D / A转换器、随机动态存储器、闪存以及系统集成芯片中。事实上，高性能基准电压源直接影响着电子系统的性能和精度。
[0003]如图1所示，现有带隙基准电路包括:第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第一 NMOS管丽1、第二 WOS管丽2、第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2和第三电阻R3。
[0004]第一 PMOS管MPl的源极、第二 PMOS管MP2的源极和第三PMOS管MP3的源极适于输入电源电压VCC。
[0005]第一 PMOS管MPl的栅极连接第二 PMOS管MP2的漏极、第二 PMOS管MP2的栅极、第三PMOS管MP3的栅极和第二 NMOS管丽2的漏极，第一 PMOS管MPl的漏极连接第一 NMOS管MNl的漏极、第一 NMOS管MNl的栅极和第二 NMOS管MN2的栅极。
[0006]第三PMOS管MP3的漏极连接第三电阻R3的第一端，所述第三电阻R3的第一端作为所述带隙基准电路的输出端V0UT。
[0007]第一 NMOS管MNl的源极连接第一三极管Ql的集电极和第二三极管Q2的基极。
[0008]第二 NMOS管丽2的源极连接第二三极管Q2的集电极、第一三极管Ql的基极和第一电阻Rl的第一端。
[0009]第一三极管Ql的发射极接地。
[0010]第二三极管Q2的发射极连接第二电阻R2的第一端。
[0011]第一电阻Rl的第二端、第二电阻R2的第二端和第三电阻R3的第二端接地。
[0012]图1所示的带隙基准电路没有使用运算放大器，可以实现低噪声，但是，带隙基准电路的输出端VOUT无法输出具有恒定温度系数的基准电压。
【发明内容】
[0013]本发明解决的问题是现有带隙基准电路无法输出具有恒定温度系数的基准电压。
[0014]为解决上述问题，本发明提供一种带隙基准电路，包括:第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管、第二 NMOS管、第一三极管、第二三极管、第三三极管、第一电阻、第二电阻、第三电阻和第四电阻；
[0015]所述第一 PMOS管的源极、第二 PMOS管的源极、第三PMOS管的源极和第四PMOS管的源极适于输入电源电压；
[0016]所述第一 PMOS管的栅极连接所述第二 PMOS管的漏极、第二 PMOS管的栅极、第三PMOS管的栅极、第四PMOS管的栅极和第二 NMOS管的漏极，所述第一 PMOS管的漏极连接所述第一 NMOS管的漏极、第一 NMOS管的栅极和第二 NMOS管的栅极；
[0017]所述第三PMOS管的漏极连接所述第三电阻的第一端；
[0018]所述第四PMOS管的漏极连接所述第三三极管的集电极；
[0019]所述第一 NMOS管的源极连接所述第一三极管的集电极和第二三极管的基极；
[0020]所述第二 NMOS管的源极连接所述第二三极管的集电极、第一三极管的基极、第一电阻的第一端和第三三极管的基极；
[0021]所述第一三极管的发射极接地；
[0022]所述第二三极管的发射极连接所述第二电阻的第一端；
[0023]所述第三三极管的发射极连接所述第四电阻的第一端；
[0024]所述第一电阻的第二端、第二电阻的第二端、第三电阻的第二端和第四电阻的第~■端接地；
[0025]所述第二三极管的尺寸大于所述第一三极管的尺寸，所述第二三极管和第三三极管的尺寸相同，所述第二PMOS管和第四PMOS管的尺寸相同，所述第二电阻和第四电阻的电阻值相等。
[0026]可选的，所述带隙基准电路还包括:第五电阻，所述第一 PMOS管的源极通过所述第五电阻输入所述电源电压。
[0027]可选的，所述带隙基准电路还包括:第六电阻，所述第二 PMOS管的源极通过所述第六电阻输入所述电源电压。
[0028]可选的，所述带隙基准电路还包括:第七电阻，所述第三PMOS管的源极通过所述第七电阻输入所述电源电压。
[0029]可选的，所述带隙基准电路还包括:第八电阻，所述第四PMOS管的源极通过所述第八电阻输入所述电源电压。
[0030]本发明还提供一种带隙基准电路，包括:第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第六三极管、第一电阻、第二电阻、第三电阻和第四电阻；
[0031]所述第一 PMOS管的源极、第二 PMOS管的源极、第三PMOS管的源极和第四PMOS管的源极适于输入电源电压；
[0032]所述第一 PMOS管的栅极连接所述第二 PMOS管的漏极、第二 PMOS管的栅极、第三PMOS管的栅极、第四PMOS管的栅极、第五三极管的集电极和第六三极管的基极，所述第一PMOS管的漏极连接所述第四三极管的集电极、第四三极管的基极和第五三极管的基极；
[0033]所述第三PMOS管的漏极连接所述第三电阻的第一端；
[0034]所述第四PMOS管的漏极连接所述第六三极管的集电极；
[0035]所述第四三极管的发射极连接所述第一三极管的集电极和第二三极管的基极；
[0036]所述第五三极管的发射极连接所述第二三极管的集电极、第一三极管的基极、第一电阻的第一端和第三三极管的基极；
[0037]所述第六三极管的发射极连接所述第三三极管的集电极；
[0038]所述第一三极管的发射极接地；
[0039]所述第二三极管的发射极连接所述第二电阻的第一端；
[0040]所述第三三极管的发射极连接所述第四电阻的第一端；
[0041]所述第一电阻的第二端、第二电阻的第二端、第三电阻的第二端和第四电阻的第~■端接地；
[0042]所述第二三极管的尺寸大于所述第一三极管的尺寸，所述第二三极管和第三三极管的尺寸相同，所述第五三极管和第六三极管的尺寸相同，所述第二 PMOS管和第四PMOS管的尺寸相同，所述第二电阻和第四电阻的电阻值相等。
[0043]可选的，所述带隙基准电路还包括:第五电阻，所述第一 PMOS管的源极通过所述第五电阻输入所述电源电压。
[0044]可选的，所述带隙基准电路还包括:第六电阻，所述第二 PMOS管的源极通过所述第六电阻输入所述电源电压。
[0045]可选的，所述带隙基准电路还包括:第七电阻，所述第三PMOS管的源极通过所述第七电阻输入所述电源电压。
[0046]可选的，所述带隙基准电路还包括:第八电阻，所述第四PMOS管的源极通过所述第八电阻输入所述电源电压。
[0047]与现有技术相比，本发明的技术方案的第二三极管的基极电流和第三三极管的基极电流的温度系数可以抵消，利用第一电阻和第二电阻的电阻值调节流入输出端的电流，使其具有恒定的温度系数，所以带隙基准电路输出的基准电压也具有恒定的温度系数。
【附图说明】
[0048]图1是现有带隙基准电路的结构不意图；
[0049]图2是本发明实施例提供的带隙基准电路的一结构示意图；
[0050]图3是本发明实施例提供的带隙基准电路的另一结构示意图。
【具体实施方式】
[0051]继续参考图1，现有技术通常利用第一电阻Rl和第二电阻R2来调节输出端VOUT的输出电压的温度系数。
[0052]具体的，第一三极管Ql的集电极的电压Va和第二三极管Q2的集电极的电压Vb相等，第二三极管Q2的发射极的电压VC=VbeQl-VbeQ2，VbeQl为第一三极管Ql的基极一发射极电压，VbeQ2为第二三极管Q2的基极一发射极电压。则，流过第一电阻Rl的电流Il=Vb/rl=VbeQl/rl,流过第二电阻 R2 的电流 I2=Vc/rl= (VbeQl_VbeQ2)/rl,rl 为第一电阻 Rl 的电阻值，r2为第二电阻R2的电阻值。
[0053]在现有技术中，通常基于流入输出端VOUT的电流1=11+12的理论，通过电流Il和电流12的温度系数的抵消来实现恒定温度系数的电流I。具体的，电流Il具有负温度系数，电流12具有正温度系数，利用第一电阻Rl和第二电阻R2的电阻值调节电流Il和电流12的温度系数，使得电流Il和电流12的温度系数的抵消，从而调节电流I的温度系数。然而，在现有带隙基准电路的工作过程中发现，基于上述理论调节后的输出端VOUT的基准电压依然无法具有恒定的温度系数。
[0054]发明人对图1所示的电路研究后得出发现:电流I古11+12，而是I=Il+I2_IbQ2，IbQ2为第二三极管Q2的基极电流。基于这一研究结果，本申请实施例提供一种带隙基准电路。
[0055]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0056]如图2所示，本发明实施例的带隙基准电路包括:第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一 NMOS管MN1、第二 NMOS管MN2、第一三极管Q1、第二三极管Q2、第三三极管Q3、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4。
[0057]所述第一 PMOS管MPl的源极、第二 PMOS管MP2的源极、第三PMOS管MP3的源极和第四PMOS管MP4的源极适于输入电源电压VCC。
[0058]所述第一 PMOS管MPl的栅极连接所述第二 PMOS管MP2的漏极、第二 PMOS管MP2的栅极、第三PMOS管MP3的栅极、第四PMOS管MP4的栅极和第二 NMOS管MN2的漏极，所述第一 PMOS管MPl的漏极连接所述第一 NMOS管MNl的漏极、第一 NMOS管MNl的栅极和第二NMOS管MN2的栅极。
[0059]所述第三PMOS管MP3的漏极连接所述第三电阻R3的第一端，第三电阻R3的第一端作为所述带隙基准电路的输出端V0UT。
[0060]所述第四PMOS管MP4的漏极连接所述第三三极管Q3的集电极。
[0061]所述第一 NMOS管丽I的源极连接所述第一三极管Ql的集电极和第二三极管Q3的基极。
[0062]所述第二 NMOS管丽2的源极连接所述第二三极管Q2的集电极、第一三极管Ql的基极、第一电阻Rl的第一端和第三三极管Q3的基极。
[0063]所述第一三极管Ql的发射极接地。
[0064]所述第二三极管Q2的发射极连接所述第二电阻R2的第一端。
[0065]所述第三三极管Q3的发射极连接所述第四电阻R4的第一端。
[0066]所述第一电阻Rl的第二端、第二电阻R2的第二端、第三电阻R3的第二端和第四电阻R4的第二端接地。
[0067]在上述电路中，第二三极管Q2的尺寸大于所述第一三极管Q2的尺寸，第二三极管Q2和第三三极管Q3的尺寸相同，第二 PMO