专利名称：控制装置的制作方法
技术领域：
本发明涉及一种具有RAM(随机存取存储器)的控制装置。
背景技术：
由于与ROM(只读存储器)相比，DRAM(动态随机存取存储器)通常可快速存取，且每位的单位成本较低，因此，常用方法是，将通过CPU(中央处理器)执行的操作程序预先压缩并存储于ROM，从而在操作程序被扩展并传送至DRAM之后，可在DRAM中执行该操作程序。然而，有可能该操作程序的存储区域被错误地重写，导致CPU的失控，因为DRAM是可重写的存储器。
因此，已提出了一种方法，其中CPU判断用于在DRAM中写入数据的地址是否处于程序区域中，并且其中当CPU作出该地址处于程序区域中的判定时，通过使确定是否执行写入数据的写入信号无效，CPU禁止在程序区域中写入数据(例如，见JP-A-11-96075)。
发明内容
然而，例如，通过由写入信号和另一信号(例如RAS信号、CAS信号等)的组合构成的输入命令控制SDRAM(同步DRAM)。也就是说，虽然写入信号是有效的，但在某种情况下在SDRAM中写入数据，而在某种情况下向SDRAM输入不写入数据的另一命令(例如，用于周期刷新SDRAM的存储元件的刷新命令)。如果与根据JP-A-11-96075的方法一样地强制使写入信号无效，虽然可禁止写入数据，但不能向SDRAM输入多种命令。
考虑到以上情况作出本发明，提供了一种控制装置，其中不限制输入RAM控制命令，同时防止由RAM中的操作程序的重写引起CPU的错误操作。
根据本发明的一个方面，一种控制装置包括RAM，可重写数据；数据写入单元，根据用于指定所述RAM地址的地址信号和用于定义在所述RAM中写入预定长度数据时有效的区域的有效区域定义信号，在所述RAM的任意区域中写入向所述RAM输出的所述预定长度数据；判断单元，判断是否禁止通过所述数据写入单元在所述RAM中所述预定长度数据的所述写入；以及重写禁止单元，当所述判断单元作出禁止所述写入的判定时，将所述有效区域定义信号转变为使所述整个预定长度数据的所述写入无效的信号。
通过以下结合附图进行的详细说明，本发明的这些和其它目的和优点将变得更加显而易见，其中图1是示出了根据一个实施例的电话交换机的结构的方框图；图2是示出了在实施例中控制部分的结构的方框图；图3是示出了根据实施例的SDRAM的结构的方框图；图4示出了根据实施例在控制部分中与SDRAM相关的电路的特定实例；图5是示出了根据实施例在控制部分中，向SDRAM输入的命令的实例的图表；图6是示出了根据实施例与控制部分的写周期操作相关的信号的实例的时间图；
图7是示出了根据实施例在控制部分中的比较电路中的处理流程的流程图；图8是示出了根据实施例在控制部分中与门电路相关的信号之间关系的图表；图9是示出了根据实施例在控制部分中，在通过门电路进行写保护的情况下，在写周期中向SDRAM输入的信号的实例的时间图；以及图10示出了在另一实施例中的控制部分中与SDRAM相关的电路的特定实例。
具体实施例方式
下面将参考
实施例的控制装置。
图1示出了作为实施例的电话交换机，即信息处理器的结构。电话交换机10包括中继(trunk)单元11、线路卡12、时间切换部分(time switchportion，TSW)13、控制部分14，以及DTMF(拨号音多频，Dial Tone MultiFrequency)信号接收部分15。这些组成构件通过音频总线和控制总线互相连接。
中继部分11连接至外部通信网16。该中继部分11具有与外部通信网16的接口功能。提供线路卡12，以连接专用分支终端17a至17n。另外，例如标准的电话机、按钮电话机等，可用作专用分支终端17a至17n。
根据由控制部分14发出的指令，TSW 13可交换地相互连接中继单元11和线路卡12。以与上述相同的方式，TSW 13可交换地相互连接中继单元11、线路卡12和DTMF信号接收部分15。
控制部分14具有CPU(中央处理器)、存储器等。控制部分14通常总体控制电话交换机10的操作。在一个板上安装包括在控制部分14中的CPU、存储器等。稍后将说明控制部分14的细节。
DTMF信号接收部分15对数字信号进行数字过滤处理，例如DFT(离散傅里叶变换)，从而探测和识别DTMF信号。另外，DTMF信号为与拨号键相应的信号，并且由专用分支终端17a至17n输出。
图2示出了在电话交换机10中的控制部分14的示意性结构。另外，在图2中未示出稍后将要说明的比较电路、保护寄存器等。控制部分14具有CPU 20(数据写入单元)、在其中存储压缩的操作程序的闪速存储器30、作为通用存储器的SRAM(静态随机存取存储器)31、作为LAN(局域网)接口的PHY 32、起着与音频总线和控制总线的接口作用的交换处理部分33，以及SDRAM 40(RAM)，在该SDRAM 40中扩展和存储在闪速存储器30中存储的操作程序，并可写入数据。
CPU 20执行在SDRAM 40中存储的操作程序，并通常总体控制电话交换机10的操作。另外，CPU 20按每32位(数据宽度)处理数据。CPU20具有基于从SDRAM 40获取的指令执行进程的CPU核心21，作为与闪速存储器30的接口的外部总线接口22，SRAM 31和交换处理部分33，用于控制SDRAM 40的DRAM控制器23，用于控制闪速存储器30的ROM控制器24，以及作为与PHY 32的接口的LAN MAC(LAN媒体存取控制器)25。将CPU核心21、外部总线接口22、DRAM控制器23、ROM控制器24和LAN MAC 25独立连接到内部总线26。
外部总线接口22是与闪速存储器30、SRAM 31和交换处理部分33的接口。将外部总线接口22连接到地址总线和数据总线。通过地址总线指定地址，从而指定数据存取的位置。通过数据总线在闪速存储器30、SRAM31与交换处理部分33之间交换数据。用于SRAM 31和交换处理部分33的控制信号也从外部总线接口22输出。在本说明书中，术语“控制信号”是指这样的信号，例如用于读取数据的读取信号、用于写入数据的写入信号或用于选择芯片的芯片选择信号。
通过输出控制信号，DRAM控制器23控制SDRAM 40。用于存取SDRAM 40的地址信号也从DRAM控制器23向SDRAM输出，因此DRAM控制器23起着通过数据总线向/从SDRAM 40输入/输出数据的接口的作用。
通过向闪速存储器30输出控制信号，ROM控制器24控制闪速存储器30。
LAN MAC 25起着与PHY 32的接口的作用，作为用于进行波形产生、冲突检测等与通信相关的LAN通信接口。LAN MAC 25进行在LAN通信、纠错等中的发送/接收方法的判定。
将通过CPU核心21获取的操作程序压缩并存储于闪速存储器30中。当CPU 20将要读取压缩的操作程序时，在CPU 20操作的同时，CPU 20通过地址总线从外部总线接口22接收指定的程序存储地址，从而CPU 20通过连接到同一外部总线接口22的数据总线接收程序输出。从ROM控制器24接受用于控制该操作的控制信号。
交换处理部分33起着控制部分14与音频总线和控制总线的接口的作用。通过数据总线和控制总线，将中继部分11、线路卡12、TSW 13和DTMF信号接收部分15连接到交换处理部分33。通过地址总线和数据总线，该交换处理部分还连接到CPU 20的外部总线接口22。该交换处理部分33从外部总线接口22接受控制信号。
提供SDRAM 40，从而不仅可以在SDRAM 40中存储程序，也可以在SDRAM 40中写入通用数据。图3示出了SDRAM 40的结构。如图3所示，SDRAM 40具有程序区域41(不可重写区域)，以及数据区域42。通过CPU 20扩展在闪速存储器30中存储的压缩操作程序，并将其存储于程序区域41。数据区域42是当CPU 20执行操作程序时用作工作存储器的区域。预先将程序区域41和数据区域42的地址存储于比较电路(判断单元)(将稍后说明)中。
图4是示出了在图2中所述的控制部分14中与SDRAM 40相关的电路的特定实例。该电路具有CPU 20、SDRAM 40、用于控制是否对SDRAM40的程序区域41进行写保护的保护寄存器50(写保护设定单元)、用于比较SDRAM 40的写入地址等的比较电路51(判断单元)，以及用于根据由比较电路给出的结果禁止写入的门电路52(重写禁止单元)。另外，在图4中未示出在图2中示出的控制电路14中的CPU 20中的ROM控制器24和LAN MAC 25、闪速存储器30、SRAM 31、PHY 32和交换处理部分33。
CPU 20中的DRAM控制器23具有SDRAM存取状态机23a，以及刷新计数器23b。SDRAM存取状态机23a是用于通过控制SDRAM 40输入/输出数据的接口。刷新计数器23b是用于通过指定SDRAM 40的排(bank)，在每一个特定时间(例如16μs)进行刷新的计数器。
CPU核心21和SDRAM存取状态机23a通过内部总线26互相连接。内部总线26包括用于指定为存取SDRAM 40所用的地址的地址总线，以及用于交换向/从SDRAM 40输入/输出的数据的数据总线。CPU核心21还向SDRAM存取状态机23a输出用于SDRAM 40的控制信号。下面将说明控制信号的细节。
在图4示出的实例中，控制信号包括CS信号401、RD信号402、WE信号403，以及BE信号404。CS信号401是用于判定是否选择SDRAM 40的信号。当CPU 20对SDRAM 40进行存取时，CS信号401变为有效。当从SDRAM 40读取数据时，RD信号402变为有效。当在SDRAM 40中写入数据时，WE信号403变为有效。
BE信号404是用于从32位中选择有效字节作为处理单元的信号。因为BE信号404是这样的信号，其中由字节(8位)划分32位总线，在BE信号404中的信息量为32/8位，也就是4位。例如，当仅仅一个高字节有效时，形成BE信号404，以使对应于高字节的一个位变为有效，而对应于余下的三个字节的三个位变为无效。
每当接收到来自CPU核心21的信号时，SDRAM存取状态机23a向SDRAM 40输出信号。通过用于交换指定存取地址的地址信号的地址总线和用于交换数据的数据总线，SDRAM 40和SDRAM存取状态机23a相互连接。SDRAM存取状态机23a还输出用于控制SDRAM 40的控制信号。在图4所示的实例中，该控制信号包括CAS信号405、RAS信号406、WE信号407、MCS信号408、BA信号409、CLK信号410、CKE信号411以及DQMB信号412(有效区域定义信号)。
CLK信号410是用于操作SDRAM 40的时钟信号。SDRAM 40中的所有输入信号和数据输入/输出信号与CLK信号410的前沿同步。CKE信号411是用于判定CLK信号410是否有效的信号。当在特定CLK信号的前沿CKE信号411为高电平时，下一个CLK信号410的前沿变为有效。
BA信号409是用于指定将要存取的SDRAM 40的排的信号。例如，当SDRAM 40具有四个排时，在BA信号409中信息量为2位。
MCS信号408是判定是否选择SDRAM 40的信号。当MCS信号408有效时，可以向SDRAM 40输入命令。
DQMB信号412可以指定当例如输出32位数据时有效的区域。当DQMB信号412中的信息量为2位时，DQMB信号412可以判定所用的32位的哪半部分，高16位还是低16位是有效的。例如，当对应于高16位的DQMB信号412有效，则高16位变为无效。另外，DQMB信号412是响应从CPU核心21输入SDRAM存取状态机23a的BE信号404的信号。例如，当在DQMB信号412中的信息量为4位时，BE信号404可直接用作DQMB信号412，因为DQMB信号412中的信息量等于BE信号404中的信息量。下面将假定DQMB信号412为2位信号进行说明。
CAS信号405、RAS信号406和WE信号407用于输入命令。图5示出了通过使用CAS信号405、RAS信号406和WE信号407输入到SDRAM40的命令的实例。另外，在此实例中，CKE信号411为低电平(有效)，且MCS信号408为低电平(有效)。
CBR刷新命令是用于根据刷新计数器23b的计时在每一个预定的时间刷新存储元件的命令。在输入CBR刷新命令之后，如果不经过预定的时间，所有命令都不被接受。在RAS信号406和CAS信号405为低电平，同时WE信号407为高电平的条件下，将CBR刷新命令输入SDRAM 40。
预充电命令是用于对SDRAM 40的选定的排开始预充电操作的命令。术语“预充电”是指用于在数据读取时对存储单元充电的操作。在RAS信号406和WE信号407为低电平，同时CAS信号405为高电平的条件下，将预充电命令输入SDRAM 40。
有效命令是用于锁存由BA信号选定的排的行地址的命令。当输入有效命令时，根据地址信号选择行地址。在RAS信号406为低电平，同时CAS信号405和WE信号407为高电平的条件下，将有效命令输入SDRAM40。
读取命令是用于开始读取操作并锁存列地址的命令。当输入读取命令时，根据地址信号选择列地址。也就是说，当输入有效命令之后向SDRAM40输入读取命令时，SDRAM存取状态机23a可以通过数据总线从选定的地址读取数据。在RAS信号406和WE信号407为高电平，同时CAS信号405为低电平的条件下，将读取命令输入SDRAM 40。
写入命令是用于开始写入操作并锁存列地址的命令。当输入写入命令时，根据地址信号选择列地址。也就是说，当输入有效命令之后向SDRAM40输入写入命令时，SDRAM存取状态机23a可以通过数据总线向选定的地址写入数据。在RAS信号406为高电平，同时CAS信号405和WE信号407为低电平的条件下，将写入命令输入SDRAM 40。
当将如上所述设置的控制信号输出到SDRAM 40时，SDRAM存取状态机23a控制SDRAM 40。
往回参考图4，保护寄存器50是用于设定是否应对SDRAM 40进行写保护的寄存器。例如，当通过CPU 20扩展在闪速存储器30中存储的压缩操作程序，并将其写入SDRAM 40时，不需要写保护。然而，在将程序写入SDRAM 40之后，需要写保护，因为存在着在SDRAM 40中对程序的重写导致程序失控的可能性。保护寄存器50通过向比较电路51输出写保护信号413(WP信号)切换该操作。
当作出了通过保护寄存器50的控制进行写保护的判定时，也就是说，当WP信号413有效时，比较电路51参考地址信号、CAS信号405、RAS信号406、WE信号407、MCS信号408和BA信号409，从而判断是否将数据写入SDRAM 40。比较电路51向门电路输出判断结果，作为WPACC信号。还向CPU 20的外部总线接口输出关于是否将数据写入的判断结果，作为NMI信号415(通知信号)。NMI信号415用于向程序区域41中写入数据，也就是说，用于保持历史信息以对程序纠错或者用于恢复软件异常。对于没有写保护的写入，例如程序向SDRAM 40的传送，比较电路51与保护寄存器50结合，以不产生NMI信号415。根据比较电路的关于是否需要写保护的判断，门电路52控制DQMB信号412。稍后将详细说明比较电路51和门电路52的操作。
接下来将说明通过SDRAM存取状态机23a在SDRAM 40中的常规写入操作。在下面的说明中，不进行写保护。图6为写周期操作的时间图。在T1时刻，如图5的图表所示输入有效命令，因为MCS信号408为低电平(有效)且RAS信号406为低电平，同时CAS信号405和WE信号407为高电平。因此，分别根据地址信号和BA信号409确定行地址和排。
在T1之后的T2时刻，如图5的图表所示输入写入命令，因为MCS信号408为低电平(有效)且RAS信号406为高电平，同时CAS信号405和WE信号407为低电平。因此，分别从地址信号和BA信号409获取列地址和排。
根据在T1和T2时刻获取的排、行地址和列地址确定写入地址，从而通过数据总线写入从SDRAM存取状态机23a输入的数据。在图6所示的实例中，数据的脉冲串长度为4，各具有32位的信息量。例如，为使作为32位的高半部分的高16位无效，SDRAM存取状态机23a可以使对应于高16位的DQMB信号412处于低电平(有效)。
接下来将参考图7说明比较电路51的操作。图7是示出了在比较电路51中的处理流程的流程图。首先，比较电路51判断从保护寄存器50输入的WP信号413是否为低电平(有效)(步骤71)。当WP信号413为高电平(无效)时，比较电路51作出不需要写保护的判定，并使向门电路输出的WPACC信号414为高电平(无效)(步骤72)。同时，比较电路51使向CPU 20的外部总线接口22输出的NMI信号415为高电平(无效)。
然后，比较电路51判断是否向SDRAM 40输入有效命令(步骤73，在图6中的T1时刻)。根据以下事实作出该判断MCS信号408和RAS信号406为低电平，同时CAS信号405和WE信号407为高电平。在此条件下，可以作出向SDRAM 40输入有效命令的判定。如果没有有效命令(在步骤73为否)，向门电路输出其电平转变为高电平(无效)的WPACC信号414，同时向外部总线接口22输出其电平转变为高电平(无效)的NMI信号415(步骤72)，因为不特别需要写保护。如果在步骤73中具有有效命令(在步骤73为是)，分别从BA信号409和地址信号中获取排和行地址(步骤74)。
比较电路51进一步判断紧随有效命令之后输入的命令是否为写入命令(步骤75)。在图6所示的实例中，在从刚好在T2时刻之前的CLK信号410的下降时刻(T2’)到T2时刻的一段时间内作出该判断。如果没有写入信号(在步骤75为否)，也就是说，除非MCS信号408为低电平且RAS信号406为高电平，同时CAS信号405和WE信号407为低电平，比较电路51作出不需要写保护的判定，同时进行如下操作向门电路52输出其电平转变为高电平(无效)的WPACC信号414，并向外部总线接口22输出其电平转变为高电平(无效)的NMI信号415。
如果具有写命令(在步骤75中为是)，则分别从BA信号409和地址信号获取排和列地址(步骤76)。随后，比较电路51判断在步骤74和76中获取的地址是否处于写保护区域内，即图3所示的程序区域41内(步骤77)。如果该地址在程序区域41内(在步骤77中为是)，比较电路51作出需要写保护的判定，并使向门电路52输出的WPACC信号414和向外部总线接口22输出的NMI信号415为低电平(有效)。如果该地址不在程序区域41内，也就是说，如果该地址在数据区域42内(在步骤77中为否)，比较电路51作出不需要写保护的判定，并使向门电路52输出的WPACC信号414和向外部总线接口22输出的NMI信号415为高电平(无效)。
接下来将参考图8说明在门电路52中的处理。门电路52分别从SDRAM存取状态机23a和比较电路接收DQMB信号412和WPACC信号414，并向SDRAM 40发送DQMB信号412。在以下的说明中，将从SDRAM存取状态机23a向门电路52输入的DQMB信号412称为“DQMBin信号”，而将从门电路52向SDRAM 40输出的DQMB信号412称为“DQMBout信号”。另外，无论是高16位还是低16位，DQMBin信号和DQMBout信号作出相同的操作。
图8是示出了向门电路52输入的DQMBin信号/WPACC信号414与从门电路52输出的DQMBout信号之间的关系的图表。
当DQMBin信号为低电平(有效)时，由于需要写保护，将DQMBout信号强制转变为低电平(有效)。当DQMBin信号为高电平(无效)时，不需要写保护。因此，在这种情况下，根据从SDRAM存取状态机23a的控制对DQMBout信号进行控制，从而当DQMBin信号为低电平(有效)时，将DQMBout信号转变为低电平(有效)，并且当DQMBin信号为高电平(无效)时，将DQMBout信号转变为高电平(无效)。
图9是示出了在通过门电路52执行写保护的情况下，在写周期中向SDRAM 40输入的信号的实例的时间图。另外，在图9中，就在输入写入命令的T2时刻之前的CLK信号410的下降时刻T2’，比较电路判断是否需要写保护。门电路根据此判断控制DQMB信号412。
如图9所示，在输入写入命令的T2时刻，通过门电路52将DQMB信号412转变为低电平(有效)。因此，没有在SDRAM 40中写入输入数据。
如上所述，依照本实施例，比较电路51判断写入地址是否处于程序区域41内。当作出禁止写入的判定时，使门电路52的DQMB信号412有效，从而抑制在程序区域41中的写入。结果，可限制用于控制CPU 20的操作程序不被重写。
此外，根据DQMB信号412，而非WE信号407，抑制在SDRAM 40的写入。因此，没有限制使用WE信号407、CAS信号405和RAS信号406的命令不向SDRAM 40输入。
此外，当将在程序区域41中写入数据时，NMI信号415向CPU发出通知。因此，可以对程序异常纠错。
根据本实施例，比较电路51和门电路52基于保护寄存器50控制写保护，即是否需要写保护。因此，当将要在程序区域41中写入操作程序时，可以进行控制，以在正常写入操作程序之后，禁止数据写入程序区域41。
虽然本实施例示出了利用电话交换机10作为实例的情况，例如，本实施例的控制装置可以应用于装配有CPU和RAM的通用计算机，或者应用于装配有控制部分14的控制板。
虽然本实施例示出了在CPU 20内部设置DRAM控制器23的情况，可以配置控制部分14，以在CPU 20的外部设置DRAM控制器23。并且在CPU 20外部设置DRAM控制器23的情况下，可在DRAM控制器23与SDRAM 40之间进行与本实施例相同的控制，或者可在CPU 20与SDRAM存取状态机之间进行处理。图10是示出了在CPU 20外部设置SDRAM存取状态机23a和刷新计数器23b的情况下，以及在CPU 20与SDRAM存取状态机23a之间进行写保护的情况下，与SDRAM 40相关的电路的具体实例的图。
在图10所示的实例中，将从CPU 20输出的地址信号、CS信号401和WE信号403输入比较电路51。在这种情况下，当CS信号401和WE信号403有效且地址信号指示在SDRAM 40的程序区域41中的地址时，使WPACC信号414有效。将门电路52置于BE信号404之间。当WPACC信号414有效时，使所有将要输出的BE信号404(在CPU 20处理各数据长度为32位的数据的情况下的所有4位)有效。当WPACC信号无效时，将从CPU 20输出的BE信号404直接发送到SDRAM存取状态机23a。结果，可以得到与本实施例中相同的效果。
根据以上实施例，可以提供一种控制装置，其中不限制输入RAM控制命令，同时防止由RAM中的操作程序的重写引起CPU的错误操作。
为了示例和说明的目的，提供了对本发明的实施例的上述说明。其并非旨在穷举或将本发明限制为所公开的精确形式。很明显，对于本领域的技术人员而言，多种修改和改变将是显而易见的。为了最优地说明本发明的原理及其实际应用，选择并说明了本实施例，从而使本领域的其它技术人员能够理解用于各种实施例并具有适于预期具体应用的各种修改的本发明。本发明旨在仅仅通过以下权利要求书和其等同替换限定其范围。
权利要求
1.一种控制装置，包括RAM，可重写数据；数据写入单元，根据用于指定所述RAM地址的地址信号和用于定义在所述RAM中写入预定长度数据时有效的区域的有效区域定义信号，在所述RAM的任意区域中写入向所述RAM输出的所述预定长度数据；判断单元，判断是否禁止通过所述数据写入单元在所述RAM中所述预定长度数据的所述写入；以及重写禁止单元，当所述判断单元作出禁止所述写入的判定时，将所述有效区域定义信号转变为使所述整个预定长度数据的所述写入无效的信号。
2.根据权利要求1的控制装置，其中当所述地址处于所述RAM的不可重写区域中时，所述判断单元作出禁止通过所述数据写入单元在所述RAM中写入所述预定长度数据的判定。
3.根据权利要求2的控制装置，其中在所述不可重写区域中存储通过所述数据写入单元执行的程序。
4.根据权利要求1的控制装置，其中当所述判断单元作出禁止在所述RAM中写入所述预定长度数据的判定时，所述判断单元向所述数据写入单元发送通知信号，所述通知信号用于给出禁止所述预定长度数据的所述写入的通知。
5.根据权利要求1的控制装置，还包括写保护设定单元，切换所述判断单元是否作出判定。
6.根据权利要求1的控制装置，其中所述控制装置为电话交换机。
7.一种控制方法，包括以下步骤根据用于指定RAM地址的地址信号和用于定义在所述RAM中写入预定长度的数据时有效的区域的有效区域定义信号，写入向所述RAM输出的预定长度的数据，所述RAM能够在所述RAM的任意区域中重写数据；判断是否禁止在所述RAM中所述预定长度数据的所述写入；以及当作出禁止所述写入的判定时，将所述有效区域定义信号转变为使所述整个预定长度数据的所述写入无效的信号。
8.一种通过计算机可读的存储介质，所述存储介质存储通过计算机可执行的指令程序，以进行操作，所述操作包括以下步骤根据用于指定RAM地址的地址信号和用于定义在所述RAM中写入预定长度的数据时有效的区域的有效区域定义信号，写入向所述RAM输出的预定长度的数据，所述RAM能够在所述RAM的任意区域中重写数据；判断是否禁止在所述RAM中所述预定长度数据的所述写入；以及当作出禁止所述写入的判定时，将所述有效区域定义信号转变为使所述整个预定长度数据的所述写入无效的信号。
全文摘要
一种控制装置，包括RAM，可重写数据；数据写入单元，根据用于指定所述RAM地址的地址信号和用于定义在所述RAM中写入预定长度数据时有效的区域的有效区域定义信号，在所述RAM的任意区域中写入向所述RAM输出的所述预定长度数据；判断单元，判断是否禁止通过所述数据写入单元在所述RAM中所述预定长度数据的所述写入；以及重写禁止单元，当所述判断单元作出禁止所述写入的判定时，将所述有效区域定义信号转变为使所述整个预定长度数据的所述写入无效的信号。
文档编号G06F12/14GK1811736SQ200610003048
公开日2006年8月2日 申请日期2006年1月26日 优先权日2005年1月27日
发明者大塚英治 申请人:株式会社东芝