专利名称：天线比决定方法
技术领域：
本发明是有关于集成电路设计，特别是有关于通过模型撷取来预防先进制程的电路设计所产生天线效应的方法。
背景技术：
随着集成电路技术持续进步及电路密度变得更高，天线效应成为在现今超大型集成电路系统中可靠度的重要议题之一，特别是在超大型集成电路设计中绕线阶段。天线问题为各种植基于等离子制程(如蚀刻)的副作用。上述植基于等离子制程被广泛使用，以在现代集成电路中获致精细的尺寸。
等离子蚀刻机或离子注入机会于隔离的导线感应电压，因而超过薄栅极氧化层的耐压度。多晶硅或金属导线会如天线般聚集电荷，且所累积的电荷可能造成氧化层击穿。在制造过程中，金属或穿孔上所感应的电荷可能会损坏元件。上述电荷在热载流子元件老化过程，亦可能有负面效应。再者，因为随着超大型集成电路设计规模持续扩大，故期望新元件的氧化层能变得更薄，所以天线效应的问题更受到正视。
为了降低或消弭天线效应，已经发现形成“天线”的导体(诸如金属或多晶硅内连线等)实际占有面积与天线电性耦接的所有栅极氧化层面积的比例应受限制，以避免产生太多电荷而形成天线效应。天线效应的发生是可预测的，且其比例可由设计验证及布局软件计算出来，例如众所周知的“设计规则检查”(“designrule check”(“DRC”))程序。
最常用以降低天线效应的传统方法是根据每层与栅极面积的比例来预先判断天线效应。通过得知某一面积的天线效应比例，即可调整电路设计(如系统单晶片设计)的内连线的实体布局以预防天线效应。此传统方法可由每一金属层来决定该天线效应，且用于0.18um或以上的铝制程可获致良效。然而，对其他诸如0.13um、90nm及以下的铜制程而言并不那么有效率(其铜制程与铝制程相比需要较多金属层)。再者，当金属制程的尺寸变得更小，金属层的数目亦随之增加。
因此，在该技术领域中，需要改善对于各种制程中，决定天线比及消弭其天线效应的方法。
发明内容
有鉴于此，本发明提供适用于系统单晶片的阶层式或标准元件库设计(cell-based design)的若干天线模型，其利用累积的金属比例而非检查每一金属层来决定上述天线比。
本发明提出一种决定电路中内连线的天线比的方法。上述内连线可能绕穿至少一连接层且与至少一栅极氧化区电性连接。每一连接层上所有构成元件的累积天线比，是考量与上述相关栅极氧化区耦接的既定连接层上每一构成元件，以及耦接于目前连接层的构成元件与上述栅极氧化区之间的至少一连接层上的任何构成元件所导致的天线效应来决定。以同样的方式，上述内连线的最顶层累积天线比是根据最顶层以下连接层的累积天线比来决定。
本发明是这样实现的本发明提供一种天线比决定方法，适用于一电路中的一内连线，上述内连线绕穿至少一连接层且耦接于至少一栅极氧化区，上述天线比决定方法包括通过考量一天线效应以决定每一连接层上所有构成元件的一累积天线比，其中上述天线效应是根据在一既定连接层上与上述既定连接层耦接的栅极氧化区相关的每一构成元件，以及根据耦接于上述既定连接层的构成元件与上述栅极氧化区之间至少一连接层上的任何构成元件所造成；以及根据上述累积天线比计算上述内连线的一最顶层累积天线比。
本发明所述的天线比决定方法，决定上述累积天线比更包括决定至少一与上述既定连接层上的一既定构成元件耦合的栅极氧化区面积；决定至少一介于上述既定构成元件与上述栅极氧化区间的连接路径；以及决定各连接路径的累积天线比，其中在所有上述连接路径的累积天线比中，选择最大的累积天线比作为上述既定构成元件的累积天线比。
本发明所述的天线比决定方法，更包括决定若干与上述内连线相关的连接层。
本发明所述的天线比决定方法，更包括决定与至少一相关栅极氧化区耦合的每一连接层上内连线的构成元件的天线比。
本发明所述的天线比决定方法，所计算出上述内连线的天线比属于至少一上述电路的功能区块。
本发明所述的天线比决定方法，更包括检验上述内连线的天线比及当其违反既定规则时调整上述电路的一布局以降低上述天线比。
本发明所述的天线比决定方法，上述检验及调整是由一设计规则检查程序来执行。
本发明还提供一种天线比决定方法，适用于一电路区块中的一内连线，上述内连线绕穿至少一连接层且与至少一栅极氧化区耦接，上述方法包括识别一第一连接层，上述区块的一接脚与上述内连线在上述第一连接层耦合；通过考量一天线效应以决定上述第一连接层相关的内连线的所有构成元件的一累积天线比，其中上述天线效应是根据在上述第一连接层上与上述第一连接层耦接的栅极氧化区相关的每一构成元件，以及根据耦接于上述第一连接层的构成元件与上述栅极氧化区之间至少一连接层上的任何构成元件所造成；以及计算至少一与在上述第一连接层上至少一连接层相关的累积天线比，其计算方式就如同决定上述第一连接层的累积天线比直到获得一最顶连接层的累积天线比，其中上述最顶连接层的累积天线比是上述内连线的天线比。
本发明所述的天线比决定方法，上述决定累积天线比更包括决定至少一与上述第一连接层上的一既定构成元件耦合的栅极氧化区面积；决定至少一介于上述既定构成元件与上述栅极氧化区间的连接路径；以及决定各连接路径的累积天线比，其中在所有上述连接路径的累积天线比中，选择最大的累积天线比作为上述既定构成元件的累积天线比。
本发明所述的天线比决定方法，更包括检验上述内连线的天线比及当其违反既定规则时调整上述电路的一布局以降低上述天线比。
本发明所述的天线比决定方法，上述检验及调整是由一设计规则检查程序来执行。
本发明又提供一天线比决定方法，适用于决定一电路区块中一内连线的一天线比，上述内连线绕穿至少一连接层且与至少一栅极氧化区耦接，上述方法包括决定若干与上述内连线相关的连接层；通过考量一天线效应以决定每一连接层上所有构成元件的一累积天线比，其中上述天线效应是根据在一既定连接层上与上述既定连接层耦接的栅极氧化区相关的每一构成元件，以及根据耦接于上述既定连接层的构成元件与上述栅极氧化区之间至少一连接层上的任何构成元件所造成，其中上述决定一既定连接层上的上述构成元件的一累积天线比更包括决定至少一与上述既定连接层上的一既定构成元件耦合的栅极氧化区面积；决定至少一介于上述既定构成元件与上述栅极氧化区间的连接路径；以及决定各连接路径的累积天线比，其中在所有上述连接路径的累积天线比中，选择最大的累积天线比作为上述既定构成元件的累积天线比；以及计算一上述内连线的最顶层累积天线比，此计算是根据上述累积天线比而得。
本发明所述的天线比决定方法，所计算出上述内连线的天线比属于至少一上述电路的功能区块。
本发明所述的天线比决定方法，更包括检验上述内连线的天线比及当其违反既定规则时调整上述电路的一布局以降低上述天线比。
本发明所述的天线比决定方法，上述检验及调整是由一设计规则检查程序来执行。
本发明所述的天线比决定方法，上述决定每一连接层上所有构成元件的一累积天线比更包括决定至少一与至少一相关栅极氧化区耦合的每一连接层上内连线的构成元件的天线比。
本发明所述的决定天线比的改良技巧让0.13um、90nm及以下的铜制程的系统单晶片设计能够预防天线效应。
图1A是显示用于0.13um、90nm或以下铜制程的多层金属层的图解；图1B是本发明的第一实施例，显示图1A中计算铜制程的天线效应的累积天线比；图2是本发明的第二实施例，显示系统单晶片的布局，该图展示用于最顶层分析阶段的介面天线模型；图3A是显示另以0.13um、90nm、或以下的铜制程的多层金属层的图解，以图2的介面天线模型来完成；图3B是本发明的第三实施例，显示由使用抽象模型撷取法而得到图3A中铜制程天线比的计算。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
本发明是通过模型撷取来预防先进制程的电路设计所产生天线效应的方法。对电路设计布局而言，关于电路区块的内连线的边界信息(包括天线比的信息)是必要的。通过适当地识别天线比，设计规则检查(design rule check；DRC)工具程序可调整及减少有缺陷的设计。天线效应主要与电路中的内连线相关，而且就此而言，该内连线主要包括金属内连线、金属结构或多晶硅内连线。以下讨论是以金属内连线或金属结构作为说明图例，而且本发明可应用至其他型态的内连线，只要该型态的内连线会导致如金属结构产生的天线效应即适用于本发明。因此，以下图示说明的金属层本身只是作为电路连接层的例子。
图1A是显示用于铜制程(可为0.13um、90nm或以下)的多层金属层(图解100)。
图解100包括5个个别的栅102、104、106、108及110，每一个栅是耦接至第一层金属112、114、116及118其中之一。第一层金属120耦接至扩散区122。接下来，每一第一层金属112、114、116、118及120分别耦接至第二层金属124、126及128其中之一，其中每一第二层金属更耦接至第三层金属130、132及134其中之一。第三层金属130与132经由第二层金属136间接联结，而第三层金属132及134皆耦接至第四层金属138。
因为对于0.13um、90nm及其以下的铜制程而言，金属层数目很多，故根据每一层与栅极面积比来计算天线效应不符效率。依照本发明实施例，天线效应可通过计算所有相关金属层的累积天线比来决定。
图1B是显示本发明的第一实施例，图解140显示图1A的图解100中，铜结构的天线效应是通过计算所有金属层中内连线的累积天线比而得。如图所示，累积天线比是根据相关四层金属层所共同决定。首先导出四条方程式142是每一金属层的方程式，之后被结合成三个方程式集144、146及148，用来决定第二、第三及第四金属层的累积天线比。举例来说，在方程式区块142中，决定了第一层金属的内连线组成元件的天线比，如M112/G102或M114/(G104+G106)，其中每一比例分别由相关栅极面积所占有相关金属面积来决定。因为栅极氧化面积与栅极面积大小相同，且为了本发明的目的，栅极面积与栅极氧化面积的使用是可交换的。接下来，结合各别计算出的天线比以得到图解100中额外铜结构金属层的累积天线比。要注意的是，当计算任何上层金属层的天线比时，若有多个与金属结构相关的路径，则使用较大的比值。例如，有关反映在方程组144的金属结构126，有两条路径，一条通过金属结构114到达栅极104与106，而另一条则通过金属结构116到达栅极108。在此状况下，若累积比例为分别为M114/(G104+G106)+M126/(G104+G106+G108)以及M116/G108+M126/(G104+G106+G108)时，则选择此两者中较大者作为金属结构126的天线比。
根据本发明，当以预防天线效应的方法来执行电路布局时，有两种模型可供使用。一种为介面天线模型，另一种则为抽象天线模型。图2是显示一系统单晶片的布局200，该图反映了介面天线模型，其可用来加速决定累积天线比的过程。因为电路布局200有一些功能区块，为了决定其天线效应，内部绕线包括金属线202或穿孔形状，隐藏于区块中以便于分析。例如区块204从上方来看是可见的，但其所有内部绕线信息被隐藏于该区块的上层，故自动绕线软件在系统单晶片组合期间，可能无法识别。这些区块可从既定设计软件(如Cadence)中配置及绕线(place androute；P&R)数据库撷取出来。
为达本发明的目的，对抽象天线模型及介面天线模型而言，定制功能模组(custom functional module)即周知的软区块(softblock)将被视为硬模组(hard module)(亦即硅智财(IP))，如静态随机存取存储器(SRAM)、快闪只读存储器(flash ROM)及硬处理器核心(hard processor core)等。区块信息(如某金属层的内部金属比)将从GDS II档(是标准布局格式)中撷取出来。利用介面天线模型，可在早期阶段检验出最顶层布局的天线效应，而无须深入整个晶片的每一层，因此避免晚期发现及重新布局。若于验证时，发现任何违反设计规则的情形，则可快速地及早修正布局。
图3A所示的图解300显示另以0.13um、90nm或以下的铜制程制造的铜结构，其中图2的介面天线模型200亦于最顶层的分析阶段完成。
图解300与图解100相似，因其包括5个个别的栅302、304、306、308及310，其中每一个耦接至第一层金属312、314、316及318其中之一。第一层金属320耦接至扩散区322。接着，每一第一层金属312、314、316、318及320分别耦接至第二层金属324、326及328其中之一，其中每一第二层金属更耦接至第三层金属330、332、334及336其中之一。第三层金属332及334经由第二层金属338间接联结，而第三层金属334及336亦耦接至第四层金属340。因为介面天线模型200完成于铜制程最顶层的分析阶段，部分铜制程会被隐藏于区块342。换言之，所有金属层、栅及金属线在系统单晶片组合期间会被区块342隐藏起来，而且不被自动绕线程序觉察到。如图解300所实现的铜制程最顶层呈现于区块344，意味着栅302、第一金属层312、第二金属层324及第三金属层330从外部是不可见的。第三层金属330及332是同一块金属，且被分成输入部分(表示为第三层金属332)，及输出部分(表示为第三层金属330)。
因为铜制程的尺寸持续缩小，模型撷取演算法会更复杂，因而造成天线效应的计算更加困难。通过在最顶层的分析阶段使用介面天线模型200，可改善及简化传统计算累积天线比的方法。
图3B是以图解346显示使用本发明另一实施例所述的方法决定图3A中铜结构的累积天线比，其是使用于完成阶段的抽象天线模型。图解346中的抽象天线模型可简化上述图1B中图解140所示范计算累积天线比的复杂的模型撷取演算法，因为某些信息(如内部金属层比)被隐藏在图3A中区块344。通过赋予隐藏于区块的内部信息以便于计算最顶层比例，可达成如同显露内部信息的相同计算。在图2中图形介面模型数目愈多，在图3B中抽象模型数目亦愈多。
首先，每一金属层的天线比被存成内部比例，然后被传递至下一层，故每一层的方程式仍保有大约相同的长度且不会变得太复杂。如方程组348及350所示，第三层金属及第四层金属的最顶层比例的计算，与图1B的方程组146及148相比仍较短。要注意的是，第一层金属及第二层金属从外部是不可见的。例如，因为在第三金属层，区块342及344是“可见的”，故从此层开始考虑天线比。如方程组348所示，从金属332来看，栅极区含括304、306及308，而与金属结构336下的路径并不相关，因其仅经由第四金属层耦接金属结构334。从金属结构330/332来看，牵涉的金属区为M330及M332。然而，为计算目前该层，紧邻下层金属层的比例需被考虑在内。所以，第二层金属内部比例(Second Layer MetalsInternal Ratio；SLMIR)是通过检验累积的比例来决定。又要注意的是，仅金属结构326下两条路径中较大者才成为第二层金属内部比例(Second Layer Metals Internal Ratio；SLMIR)。用SLMIR，使得金属结构330/332下两条路径易于表示，例如一条以M312/G302+M324/G302来表示，而另一条则以SLMIR来表示。第三层累积的比例可通过将上述两个较大者加上介于金属结构330/332间有关其下所有栅极的比例(表示为(M330+M332)/(G302+G304+G306+G308))来导出，且可被表示为“总括的比例”。所获得的累积天线比可用来计算较上层金属层的天线比，如方程组350所示。为了便于说明，对第三金属层而言，该比例被表示为第三层金属比例(Third Layer Metals Ratio；TLMR)。对相关第四层金属而言，因为金属结构336下的路径是可见的，其为第三层金属比例(Third Layer Metals Ratio；TLMR)或第三层金属内部比例(Third Layer Metals InternalRatio；TLMIR)中较大者与M340/(G302+G304+G306+G308+G310)的“总括的比例”结合。
简而言之，对小尺寸的先进金属制程而言，该累积天线比较每一层天线比为佳。图解346中抽象天线模型让天线比的计算如同执行于平坦晶片中。至于阶层式布局，介于配置与绕线(place androute；P&R)间的天线估算的差异，及设计规则检查(design rulecheck；DRC)工具程序的检验次数，可被降低因而减少重新布局。以图解346中抽象模型及图2的介面模型，可使0.13um、90nm及以下的铜制程能够预防天线效应。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下100、140、300、346图解102、104、106、108、110、302、304、306、308、310栅112、114、116、118、120、312、314、316、318、320第一层金属122、322扩散区124、126、128、136、324、326、328、338第二层金属130、132、134、330、332、334、336第三层金属138、340第四层金属142、144、146、148、348、350方程组200系统单晶片的布局202金属线204、342、344区块
权利要求
1.一种天线比决定方法，适用于一电路中的一内连线，上述内连线绕穿至少一连接层且耦接于至少一栅极氧化区，上述天线比决定方法包括通过考量一天线效应以决定每一连接层上所有构成元件的一累积天线比，其中上述天线效应是根据在一既定连接层上与上述既定连接层耦接的栅极氧化区相关的每一构成元件，以及根据耦接于上述既定连接层的构成元件与上述栅极氧化区之间至少一连接层上的任何构成元件所造成；以及根据上述累积天线比计算上述内连线的一最顶层累积天线比。
2.根据权利要求1所述的天线比决定方法，其特征在于，决定上述累积天线比更包括决定至少一与上述既定连接层上的一既定构成元件耦合的栅极氧化区面积；决定至少一介于上述既定构成元件与上述栅极氧化区间的连接路径；以及决定各连接路径的累积天线比，其中在所有上述连接路径的累积天线比中，选择最大的累积天线比作为上述既定构成元件的累积天线比。
3.根据权利要求1所述的天线比决定方法，其特征在于，更包括决定若干与上述内连线相关的连接层。
4.根据权利要求1所述的天线比决定方法，其特征在于，更包括决定与至少一相关栅极氧化区耦合的每一连接层上内连线的构成元件的天线比。
5.根据权利要求1所述的天线比决定方法，其特征在于，所计算出上述内连线的天线比属于至少一上述电路的功能区块。
6.根据权利要求1所述的天线比决定方法，其特征在于，更包括检验上述内连线的天线比及当其违反既定规则时调整上述电路的一布局以降低上述天线比。
7.根据权利要求6所述的天线比决定方法，其特征在于，上述检验及调整是由一设计规则检查程序来执行。
8.一种天线比决定方法，适用于一电路区块中的一内连线，上述内连线绕穿至少一连接层且与至少一栅极氧化区耦接，上述方法包括识别一第一连接层，上述区块的一接脚与上述内连线在上述第一连接层耦合；通过考量一天线效应以决定上述第一连接层相关的内连线的所有构成元件的一累积天线比，其中上述天线效应是根据在上述第一连接层上与上述第一连接层耦接的栅极氧化区相关的每一构成元件，以及根据耦接于上述第一连接层的构成元件与上述栅极氧化区之间至少一连接层上的任何构成元件所造成；以及计算至少一与在上述第一连接层上至少一连接层相关的累积天线比，其计算方式就如同决定上述第一连接层的累积天线比直到获得一最顶连接层的累积天线比，其中上述最顶连接层的累积天线比是上述内连线的天线比。
9.根据权利要求8所述的天线比决定方法，其特征在于，上述决定累积天线比更包括决定至少一与上述第一连接层上的一既定构成元件耦合的栅极氧化区面积；决定至少一介于上述既定构成元件与上述栅极氧化区间的连接路径；以及决定各连接路径的累积天线比，其中在所有上述连接路径的累积天线比中，选择最大的累积天线比作为上述既定构成元件的累积天线比。
10.根据权利要求8所述的天线比决定方法，其特征在于，更包括检验上述内连线的天线比及当其违反既定规则时调整上述电路的一布局以降低上述天线比。
11.根据权利要求10所述的天线比决定方法，其特征在于，上述检验及调整是由一设计规则检查程序来执行。
12.一天线比决定方法，适用于决定一电路区块中一内连线的一天线比，上述内连线绕穿至少一连接层且与至少一栅极氧化区耦接，上述方法包括决定若干与上述内连线相关的连接层；通过考量一天线效应以决定每一连接层上所有构成元件的一累积天线比，其中上述天线效应是根据在一既定连接层上与上述既定连接层耦接的栅极氧化区相关的每一构成元件，以及根据耦接于上述既定连接层的构成元件与上述栅极氧化区之间至少一连接层上的任何构成元件所造成，其中上述决定一既定连接层上的上述构成元件的一累积天线比更包括决定至少一与上述既定连接层上的一既定构成元件耦合的栅极氧化区面积；决定至少一介于上述既定构成元件与上述栅极氧化区间的连接路径；以及决定各连接路径的累积天线比，其中在所有上述连接路径的累积天线比中，选择最大的累积天线比作为上述既定构成元件的累积天线比；以及计算一上述内连线的最顶层累积天线比，此计算是根据上述累积天线比而得。
13.根据权利要求12所述的天线比决定方法，其特征在于，所计算出上述内连线的天线比属于至少一上述电路的功能区块。
14.根据权利要求12所述的天线比决定方法，其特征在于，更包括检验上述内连线的天线比及当其违反既定规则时调整上述电路的一布局以降低上述天线比。
15.根据权利要求14所述的天线比决定方法，其特征在于，上述检验及调整是由一设计规则检查程序来执行。
16.根据权利要求12所述的天线比决定方法，其特征在于，上述决定每一连接层上所有构成元件的一累积天线比更包括决定至少一与至少一相关栅极氧化区耦合的每一连接层上内连线的构成元件的天线比。
全文摘要
本发明提供一种天线比决定方法，具体为一种决定电路中内连线的天线比的方法。上述内连线可绕穿至少一连接层且与至少一栅极氧化区耦接。每一连接层上所有构成元件的累积天线比，是考量与上述相关栅极氧化区耦接的既定连接层上每一构成元件，以及耦接于目前连接层的构成元件与上述栅极氧化区之间至少一连接层上的任何构成元件所导致的天线效应来决定。以同样的方式，上述内连线的最顶层累积天线比是根据最顶层以下连接层的累积天线比来决定。本发明所述的天线比决定方法，可使0.13μm、90nm及以下的铜制程的系统单晶片设计能够预防天线效应。
文档编号G06F17/50GK1848121SQ20061006718
公开日2006年10月18日 申请日期2006年4月5日 优先权日2005年4月5日
发明者王中兴, 李寿益, 鲁立忠 申请人:台湾积体电路制造股份有限公司