3d集成电路的设计和验证的制作方法

专利名称：3d集成电路的设计和验证的制作方法
技术领域：
本发明一般涉及三维(3D)集成电路的物理设计和验证。
技术背景3D集成电路(3D IC)包括半导体器件，具有两层或更多层集成的有 源电子元件(如垂直堆叠和连接)以形成集成电路。各种形式的3D IC技 术普遍得到发展，包括管芯-管芯堆叠、管芯-晶片堆叠和晶片-晶片堆叠。 在3DIC技术中，电子元件(如集成电路)设置于两个或多个衬底上，并 进行封装以形成单个的集成电路。在切成单个的管芯之后或者处于晶片形 式(可能之后被切开)的时候，电子元件被排列和连接在一起。电子元件 之间进行垂直连接，如通过采用穿透的硅通孔(TSV)技术。然后堆叠的 管芯可以被封装，这样输入输出端子(I/O)可以给3DIC提供连接。3D IC技术期望可以在更小的面积内以增长的速度允许提供更多的功 能(例如，可以提供更短的垂直连接以减小延迟)。然而，3DIC技术也面 临挑战。每个电子元件或器件(如管芯)本身包括复杂的设计特性。堆叠 的管芯的相互作用引起了更大的设计难题，这些难题还没有被设计者，包 括CAD工具的开发者所解决。堆叠的管芯之间的物理连接和电气连接都必 须精确并且稳定。需要有改进的连接方法以及该方法的验证。发明内容本发明提供了 一种设计集成电路的方法，包括提供与第 一器件相关的 第一版图和与第二器件相关的第二版图。第一器件和第二器件形成3D集成 电路(3DIC)。第三版图被生成并且包括第一版图的一部分和第二版图的 一部分。在一个实施例中，第一和第二版图的该部分包括界面层。虚布局 (dummy feature )被嵌入第三版图中以生成虚布局版图。虚布局版图合并5到第一版图和第二版图中。虚布局版图可以映射在它的y轴上，这样例如当第一和第二器件堆叠在3DIC中时，可以完全对准。本发明还提供了一种方法，包括提供对应于3D集成电路(3DIC)的 第一器件的第一版图和3D IC的第二版图。每个版图包括界面层。进行界 面层的验证。验证包括进行设计规则检查(DRC )或版图电路图比对(LVS ) 检查。在一个实施例中，LVS检查在包括第一和第二版图的并排视图的单 一的版图文件上4丸行。在一个实施例中，验证包括进行两个LVS-睑证，一 个在与第二版图的界面层合并的第一版图上， 一个在与第一版图的界面层 合并的第二版图上。在一个实施例中，验证为DRC验证。DRC验证可以 在第一和第二界面层上进行。本发明还提供了一种设计3D IC的方法，包括提供包括3D IC的第一 管芯的界面层的第一版图和包括3D IC的第二管芯的界面层的第二版图。 第一和第二版图，或其中的部分，合并形成一个单一的版图文件。对该单 一的版图文件进行验证。验证包括版图电路图比对(LVS)验证和设计规 则检查(DRC)验证中的其中至少一种。使用单一的版图文件放置虚布局。


从以下详细的描述中参考附图可以更好的理解本发明的各个方面。需 要强调的是，根据行业的标准实践，各个布局(feature)不是按比例绘制的。 实际上，各布局的尺寸为了便于清楚的说明可以任意的扩大或缩小。图1为3DIC的一个实施例的截面图；图2是为3D IC提供虚布局构图的方法的实施例的流程图；图3为图2所示方法的实施例的方框图；图4是为3D IC的器件提供虛布局构图的方法的实施例的流程图；图5为3DIC的设计验证方法的实施例的流程图；图6和图7为使用图5所示方法的设计文件的实施例的俯视图；图8为3DIC的界面层的排列的实施例的截面图；图9为3D IC的设计验证方法的实施例的流程图；图10为3DIC的器件的物理布局的设计方法的实施例的流程图；图ll为使用图IO所示方法的实施例的3D IC的器件的物理布局设计 的实施例的俯视图；图12为用于完成在此描述的方法的系统的实施例的方框图。
具体实施方式
可以理解，这里提供的具体实施方式
作为示例以教导更广泛的发明构 思，本领域技术人员可以容易的将本发明的教导用于其他方法和系统。另 外，可以理解，本发明所讨论的方法和系统包括一些通用的结构和/或过程。 因为这些结构和过程是本领域公知的，所以它们将仅被讨论到一般细节。 为了方便和示例，附图中的标号可能会重复出现，这些重复并不代表附图 中的特征或步骤的任何必需的组合。另外，尽管这里描述了用于3D IC的 设计和验证的方法，本领域技术人员应当承认，其他的设计过程也可能受 益于本发明的公开。这里详细描述了用于3D IC的包括版图电路图比对 (LVS)和设计规则^r查(DRC)的验证方法，然而，其他设计过程，如 光学邻近校正(OPC),也在本发明公开范围之内。参考图1，示出了一种3D集成电路(3D IC) 100。该3D IC 100包括 两个器件，顶管芯110和底管芯120。尽管这里提到为顶和底管芯，但描 述性的术语仅仅是相对的，并不表示器件的任何绝对的方位。其他术语也 用于便于描述以及描绘包括在3D IC中的多个器件(如管芯)，例如第一 层器件和第二层器件。此外，这些术语没有提供器件的绝对排列，而只是 用于3D IC的器件之间的区分。例如，器件(如管芯)的排列可以是垂直 的、水平的或其组合。3DIC的一个或多个器件可以形成在分开而且独立的 衬底上，然后与其他3D IC的器件进行物理的或电气的连接，之后被封装 形成为单一的3D IC器件。顶管芯110包括衬底112。衬底112可以包括半导体衬底(如晶片)， 以及包括提供器件布局(如晶体管)的有源和/或隔离区。这些区域和布局 可以采用多个导电的、绝缘的和/或半导体的层形成。穿透的硅通孔(TSV) 113穿过衬底112,这样焊垫U4可以可操作地连接到穿透的硅通孔113上。 焊垫114可以在粘结层上。焊垫114包括I/0焊盘，其提供到3DIC100的连接，包括到管芯110和管芯122的电气连接。电介质层116 (例如层间 介质ILD)可以形成在衬底112上。在一个实施例中，电介质层116包括 磷硅玻璃(PSG)。在电介质层116上可以形成一个或多个互连层118。互 连层118包括导线(如线路或布线)、通孔和/或居间的层间介质(ILD)。 互连层118连接到衬底112的有源器件上。互连层118在本领域代表性的 被称为"金属层"(如金属l，金属2)。然而，任何导电材料都可以提供 互连。通孔117也提供到衬底112的有源器件的电气连接。界面层120形 成在互连层118上。界面层120包括最靠近底管芯122的层。界面层120 的一部分可以直接连接到3D IC的其它器件(如底管芯122)上。界面层 120包括电介质区120a和导电粘结区120b。电介质区120a可以从导电粘 结区120b凹进。在一个实施例中，导电粘结区120b包括铜(如铜焊盘)。 界面层120也可以被称为"顶层金属"层。在一个实施例中，界面层120 是顶层(如最上面)互连层，如上面关于互连层118所述。界面层120可 以包括电介质区、导电线路、包括探针焊盘和焊垫的导电焊盘可操作的提 供到其它管芯的连接。底管芯122包括衬底124。衬底124可以包括半导体村底(例如晶片) 以及包括形成器件布局(如晶体管)的有源和/或隔离区，并且可以基本与 衬底112相似。电介质层125 (如ILD)形成于衬底124上并且基本与层 116相似。在电介质层125上形成一个或多个互连层126。互连层126可以 包括导线(如线路或布线)、通孔和居间的电介质层(如层间电介质ILD )。 互连层126可以基本与互连层118相似。与上述类似，互连层126代表性 地被称为"金属层"并且提供连接到衬底124上的有源器件的路径。通孔 128,其可以基本与通孔117相似，也提供到衬底124上的有源器件的电气 连接。界面层130形成于衬底124上。界面层130包括最靠近顶管芯110 的层。界面层130的一部分可以直接连接到3D IC的另一个器件(如顶管 芯110)上，具体是另一个器件的界面层(如界面层120)上。界面层130 包括电介质区130a和导电粘结区130b。电介质区130a可以从导电粘结区 130b凹进。在一个实施例中，导电粘结区130b包括铜(如铜焊盘)。界 面层130也可以被称为"顶层金属，，层。在一个实施例中，界面层130是包括在互连层126中的顶层(如最上层)互连层。界面层130可以包括电 介质区、导电线路(如互连线)、包括探针焊盘和焊垫的导电焊盘，可操 作地提供到其它器件的连接。3DIC IOO仅是示例性的，并不意味着对任何 方式的限制，附加的层可以存在也可以省略。3DIC IOO可以通过物理设计版图("版图，，)来表示。版图可以包括 有源结构(如晶体管，包括栅、漏区)、隔离区、互连结构(包括导电线 路、通孔和接触孔)和/或其他将形成于衬底上的物理元件。版图代表性地 包括多个"层"，所述多个"层"对应于制作于衬底(如半导体晶片)上 以形成集成电路的多个"层"的每一个。这里提供的术语"层"可以用于 表现版图中的层和/或制作的器件中的对应层。版图的典型格式是GDS II 文件，当然也可能是其他格式。现在参考图2和图3，图2示出了为3DIC提供虛布局构图的方法200 的流程图。图3示出了方法200的步骤的对应框图。虛布局构图可以包括 一个或多个虛布局(如结构)，其包括没有电气连接到有源器件上的布局。 方法200开始于步骤202，该步骤为第一层器件提供了物理版图设计。第 一层器件被设计为包括在3D IC中。物理版图设计可以包括本领域公知的 任何设计文件格式，如GDSII文件。物理版图设计包括第一层器件的一层 或多层的版图，尤其是包括第一层器件的界面层(如界面层/顶层金属的版 图)。图3示出了第一层器件300，其包括衬底302和几个金属层304(M1-M7 所示)。需要注意的是，顶层金属层示为M7，当然也可以是互连层的任何 标号。在示出的实施例中，M7提供第一层器件的界面层。界面层可以包括 第一层器件的提供到第二层器件的连接(物理或电气的)的层。然后方法200进行到步骤204，在该步骤中提供了第二层器件的物理 版图设计。第二层器件被设计为与第一层器件一起包含在3D IC中。物理 版图设计可以包括本领域公知的任何设计文件格式，如GDSII文件，并且 包括第二层器件的一层或多层。物理版图尤其包括第二层器件的界面层(如 顶层金属)的版图。第一层和第二层器件可以基本上与顶管芯110和底管 芯122相似，以上所述参考图1。第一层和第二层器件的版图设计文件(如 GDS II文件)可以是单个和独立的文件。图3示出了第二层IC350，其包9括衬底352和几个金属层354。顶层金属层标注为M7，当然也可能是互连 层的任何标号。在示出的实施例中，M7提供第二层器件的界面层。第二层 器件也包括TSV356和粘结层358。在一个实施例中，粘结层358包括多个 焊垫以提供到包括第二层IC350和第一层IC300的3DIC的连接。然后方法200进行到步骤206，在该步骤中，第一和第二层器件的界 面层的物理设计版图(例如，版图文件如为GDSII格式)被提取出来。在 一个实施例中，生成仅包括第一层器件的界面层的版图设计文件，以及生 成仅包括第二层器件的界面层的第二版图设计文件。图3示出了提供第二 层器件界面层版图的设计文件362,以及提供第一层器件界面层版图的设 计文件360。然后方法200进行到步骤208，在该步骤中界面层的版图设计 合并形成一个版图文件。在一个实施例中，形成了包括第一和第二层器件 的界面层的版图的单一的物理版图设计(如具有单一的GDS II文件格式)。 版图可以提供单一的层，其包括来自第一层器件界面层和第二层器件界面 层的结构。这里的合并包括取得两个不同的版图文件(如表示至少两个不 同层的两个不同文件)，并将它们组合形成一个单一的版图文件。该单一 的版图文件可以包括单一的层，其示出了先前表示在两个版图例如不同层 的每个版图中的结构的组合。 一个文件可以映射在一个坐标轴(如y轴) 上，这样版图在合并时被适当排列(例如为了说明当提供在3D IC中时管 芯的方位)。图3示出了有合并的界面层(M7)的代表性的合并设计文件 364，其包括设计文件360和362的版图。合并设计文件364可以提供单一 层的版图。在一个实施例中，设计文件362在合并形成为合并设计文件364 之前映射在它的y轴上。关于y轴映射说明了在3DIC中当管芯350被"反 装"(flip)并放置在管芯300上时版图的排列。然后方法200进行到步骤210，在该步骤中虛布局程序在合并文件上 运行。本领域公知的任何虛布局程序都可以使用，并且可以在版图中生成 和/或放置一个或多个虛布局构图。该程序可以包括基于规则和/或基于模型 的元件。虚布局构图可以被放置在版图的不包括第一或第二层器件的界面 层中的结构的部分。虚布局程序为虚布局生成物理版图设计。虛布局的版 图可以被提供为独立的设计文件(如GDSII文件)。图3示出了版图设计文件366 (DM7)的生成，包括通过在合并设计文件364上运行虚布局程 序而提供的虛布局版图。然后方法200进行到步骤212和214，在所述步骤中，虛布局构图版 图分别包括在第一层器件版图和第二层器件版图中。在步骤212中，虚布 局构图版图包括在第一层器件版图的界面层中。图3示出了将虛布局构图 版图366( DM7)嵌入第一层器件350的设计中以提供第一层器件版图368。 在步骤214中，虛布局构图版图包括在第二层器件版图的界面层中。虛布 局构图版图可以首先映射在它的y轴上然后被嵌入到第二层器件版图中(例如，虚布局构图版图的镜像被设置在第二层器件版图上)。映射可以 例如当第二层器件被"反装"并放置(如堆叠)在3D IC器件中的第一层 器件上时保证同轴度。在一个实施例中，附加的虛布局构图的一个或多个 将对称地位于第一层器件和第二层器件之间。在一个实施例中，附加的全 部虛布局构图对称地位于第 一层器件和第二层器件之间。第 一和第二层器 件的虚布局构图可以关于x轴和/或y轴对称。图3示出了将虛布局构图版 图366(DM7)嵌入到第二层器件350的设计中以提供第二层器件版图370。 在一个实施例中，器件版图368和370为GDS II文件。虛布局构图版图366(DM7)可以加入到器件版图368和370中，这样当形成在3D IC中时， 与版图368相关的器件上的虚布局构图将与版图370相关的器件上的虚布 局构图相对称。方法200有利于考虑其它器件的版图时，将虛布局加入到第一和第二 层器件中。例如，基于第一层器件和第二层器件上的器件结构(如互连线 路、触点、焊盘等等)的存在，生成将要包含在第一层器件上的虛布局构 图。换言之，仅在第一层器件和第二层器件上都有开放空间时虚布局可以 添加到界面层。这样的好处是，当制造3DIC时，避免将虚布局放置在一 个器件的某一位置上与相对器件的器件结构(如互连线)发生接触而造成 短路。例如，将虚布局构图放置在第一层器件界面层上的将会连接到第二 器件的界面层上的器件结构上。现在参考图4，示出了用于将虚布局构图嵌入一个或多个3DIC的器件 中的方法400。方法400这里可以被作为虚布局构图的附加补充。在一个实施例中，除完成上述方法300外还要完成方法400来为3D IC提供虛布 局构图。方法400包括在多个器件IC (如3D IC)的器件上基于包含在多 个器件IC中的另一个器件的版图添加虚布局构图。例如，方法400可以基 于3D IC的第一器件的界面层版图确定第二器件的界面层虛布局构图。方 法400开始于步骤402和404,在所述步骤中分别提供了第一和第二器件 的物理版图设计。第一和第二器件可以设置为包含在3DIC器件中(例如， 为制造和组装而设计，这样3D IC器件形成为至少包括第一器件和第二器 件)。然后方法400进行到步骤406，在该步骤中识别包括第一器件版图 的界面层上的具有显著尺寸的结构的构图。在一个实施例中，识别出的结 构包括探针焊盘。显著尺寸可以基于该过程的金属密度需求确定。然后方 法400进行到步骤408,在该步骤中虚布局构图包含在对应(例如，当安 装到3D IC中时对准，如垂直对准)区域内的第二器件版图中。虛布局构 图提供在其中的对应区域可以与探针焊盘对称。例如，在一个实施例中，3DIC包括第一器件和第二器件。虛布局构图 可以添加到第二器件上由第一器件版图上的结构(如探针焊盘)限定的区 域。为确定该构图，第一器件的版图被获得，虛布局构图放置在一个结构 的边界内，例如，虛布局构图可以放置在第一器件上的探针焊盘区内。这 生成了虚布局构图版图。然后虚布局构图版图从第一器件版图中被提取出 来，映射在它的y轴上(如果需要)，并嵌入到第二器件构图版图中。映 射到y轴允许虚布局构图放置在第二器件内对准第一器件上的探针焊盘的 位置上(例如，当提供在3DIC中时，虚布局构图放置在第二器件上的位 置直接位于第一器件上的探针焊盘之上/之下)。该方法可以改进3D IC器件中的器件(如第二管芯)的其它较低密度 区域的密度。例如，使用方法300，如果一个大的探针坪盘出现在第一器 件上，那么在合并设计文件中的那个区域中将不添加虚布局构图(如在前 述步骤210中)。因此，当虚布局构图版图被提取出来并被嵌入到第二管 芯中， 一个大的空白区域(如探针焊盘轮廓的区域)，可以位于第二器件 上。该低密度区域可能产生问题，例如，在光掩膜和器件的制造中。现在参考图5，示出了 3DIC设计或其中一部分的验证方法500。示出12的实施例包括设计验证，该设计验证包括版图电路图比对(LVS )验证； 当然，其它实施例也是可能的并且在本发明公开的范围之内。方法500开 始于步骤502和504,在所述步骤中分别提供了第一器件的物理版图设计 (版图)和第二器件的版图。第一和第二器件被设计为包含在3D IC内。 第一和第二器件可以基本上相似于管芯110和/或120，如前参考图1所述。 每个分别的物理版图设计包括该器件的界面层(如界面层的版图)。物理 版图设计可以提供为GDSII格式，或本领域公知的其他版图格式。然后方法500进行到步骤506和508，在所述步骤中，在每个物理版 图(如第一和第二器件)上分别进行LVS验证。LVS验证包括确定从网表 形式到物理版图(如GDSn文件)形式的设计操作是适当执行的。然后方法500进行到判断块510，在该步骤中判断第一和第二器件是 否关联到同一技术。该判断块包括，例如，判断与器件关联的技术节点(如 65nm， 90nm)。在一个实施例中，在判断块510中确定与第一和第二器件 关联的相同或基本上相似的技术(如层匹配)。然后方法500进行到步骤 512，在该步骤中进行包括并排视图(如2D视图)的LVS连通性的验证。 验证可以提供检查第一和第二器件的物理版图设计文件(如GDS II文件) 的逻辑和物理连通性。并排视图(2D)可以仿效3DIC版图。验证可以使 用可操作的LVS验证工具的虛拟连接布局进行(例如，提供第一和第二器 件之间的焊垫的连接，如导电粘结区120a和120b所示，如前参考图1所 述)。该虛拟连接布局可以提供管芯的界面层的连接。内部管脚文字也可 以被提供。图6示出了物理版图600,其包括第一器件版图602和第二器 件版图604的并排视图。也示出了管脚文字606。版图600可以包括第一 和第二器件的多个层。在一个实施例中，版图600为GDS II格式。版图600 可以是单一的GDS II文件。LVS验证可以根据方法500的步骤512运行在 版图600上。在一个实施例中，在判断块510中确定第一和第二器件关联到不同的 技术。然后方法500进行到步骤514，在该步骤中进行多个验证程序。第 一器件的界面层的版图合并到第二器件的版图中。LVS验证运行。然后进 行第二验证。第二器件的界面层的版图合并到第一器件的版图中。第二验证一LVS验证一运行。管脚文字可以包括在版图中以提供界面层之间的适当连接。在一个实施例中，没有使用LVS验证工具的虚拟连接布局。在一 个实施例中，在步骤514中只验证界面层(例如，它们之间的连通性)。 图7示出了第一器件的版图700。版图700可以包括该器件的所有层。只 包括第二器件的界面层的版图702映射在它的y轴上(以模拟堆叠在3DIC 中的位置)，并与物理设计版图文件700合并。示出了管脚文字704。在 一个实施例中，版图700和界面层版图702为GDS II格式。然后LVS验 证可以在包括合并版图702的版图700上运行。现在参考图8，所示为如可以由方法500提供的验证方案的输出的表 示，如上参考图5所述。图8示出了3D IC的第一和第二器件的界面层的 排列的截面图。示出了包括焊垫A和焊垫B的第一器件界面层802。也示 出了包括焊垫A和焊垫C的第二器件界面层804。截面图描绘了开路情况(open occurring),其中界面层的焊垫A没有与3D IC的版图完全对齐。 截面图也描绘了短路情况(short occuring)，其中第一管芯的界面层的焊 垫B与第二管芯的界面层的焊垫C连接(例如其中焊垫B与焊垫B连接并 且焊垫C与焊垫C连接)。截面图将被方法500的LVS验证识别(例如包 括管脚文字)。然后在制造之前可以进行适当的物理版图修正。代表性的 截面图以及生成它而使用的验证工具，可以考虑层802和804的对准允差。 现在参考图9，示出了验证方法900,其包括设计规则检查(DRC)验 证。DRC验证可以保证器件版图遵循工艺的特定设计规则(如几何约束)。 方法900开始于步骤902，该步骤中在3D IC的第一器件的设计上进行 DRC。第一器件可以基本上类似于如前参考图1所述的管芯110或220。 然后方法900进行到步骤904，该步骤中在3D IC的第二器件的设计上进行 DRC。第二器件可以基本上类似于如前参考图1所述的管芯110或122。 然后方法900进行到步骤906，在该步骤中运行包括相关于穿透的硅通孔(TSV)和相关结构的规则的DRC。例如，可以为第一器件验证符合TSV 工艺特定的设计规则。然后方法900进行到步骤908，在该步骤中第一和第二器件每个的界 面层(或者，换言之，界面层的版图)从各自的器件版图中被提取出来。在一个实施例中，每个界面层包括在独立的版图中。例如，可以生成第一器件的界面层的GDS II文件，以及可以生成第二器件的界面层的第二 GDS II文件。然后方法900进行到步骤910，在该步骤中，在每个界面层版图上 进行包括相关于界面层和它们彼此连接的物理规则的DRC。该DRC可以 包括设计规则的验证，所述设计规则如相关于粘结区宽度(例如，如前参 考图1所述的焊垫120b和/或130b的宽度)、界面层到粘结区的互连线路 间距和界面层到线路间隔的互连线路间距、密度要求和/或其它可以应用于 界面层的物理设计约束。在一个实施例中，间距规则考虑到对准允差(如 3DIC中顶层和底层器件的对准的精确度和重复性)。在一个实施例中，间 距规则考虑到存在于器件上的不同电势。然后方法900进行到步骤912， 该步骤在版图文件上进行连通性检查。连通性检查可以确定界面层的连接 的开路或短路。例如，参考图8。在一个实施例中，连通性验证考虑到对 准允差。在一个实施例中，连通性验证考虑到存在于器件上的不同电势。现在参考图10，示出了设计3DIC的方法100的流程图。该方法开始 于步骤1002,在该步骤中，提供了将要被包括在3DIC中的第一器件的物 理版图。然后该方法进行到步骤1004，在该步骤中，为将要被包括在3DIC 中的第二器件提供了性能规格。该性能规格可以为3DIC(如包括第一器件 和第二器件)提供性能需求，尤其是第二器件的那些需求。自动化软件工 具用于将该规格转换为特定的电路结构(例如，以"网表"(netlist)格式 提供)。然后方法100进行到步骤1006,在该步骤中生成物理版图。工具(CAD 工具)用于将网表转换为第二器件的物理版图。然而不同于常规的方法， 第二器件版图的完成考虑到第 一器件的版图。第二器件的物理版图通过包 括第二器件的设计库中的第一器件物理版图而生成。在一个实施例中，第 一器件版图可以输入到该库中以作为"模型，，图用于第二器件的库。该模 型图可以包括覆盖区(如包括栅的位置、互连、隔离区等等的电路的物理 信息)和第一器件的连接信息(例如管脚版图)。第一器件的特定的层的 版图可以输入到用于设计第二器件的库中。例如，输入的层可以是将要与 第二器件物理连接的第一器件的界面层。图ll示出了第二器件的版图1100,其包括第二器件的互连结构1102。在版图1100中提供了相关于第 一器件的模型版图1104。该模型版图1104包括互连结构1106和接触垫 1108。第二器件的版图1100可以被完成，这样接触孔被制作到焊垫1108 上。现在参考图12，示出了计算机系统1200的实施例，该计算机系统用 于实现所述的本发明的包括系统和方法的实施例。在一个实施例中，计算 机系统1200包括功能性提供如方法200、 400、 500、 900和1000所述的 3DIC的设计和验证，上述方法分别参考图2、 4、 5、 9和10。计算机系统1200包括微处理器1204，输入设备1210，存储设备1206， 系统内存1208，显示器1204,以及通信设备1212,所有设备通过一个或 多个总线1202互连。存储设备1206可以是软盘驱动器、硬驱动、CD-ROM、 光学器件或任何其它存储设备。另外，存储设备1206可以能够接收可以包 括计算机可执行指令的软盘、CD-ROM、 DVD-ROM或任何其它形式的计 算机可读介质。通信设备1212可以是调制解调器、网卡或任何其它使计算 机系统与其它节点通信的设备。应当理解，任何计算机系统1200可以表现 为几个互连的计算机系统如个人计算机、大型机、PDA和电话设备。通信 设备1212可以允许计算机系统1200和一个或多个用于IC的设计、布图、 验证、制造和/或测试的工具/计算机系统进行互连。计算机系统1200包括能够执行机器可读指令的硬件，以及用于执行产 生预期效果的动作(代表性的机器可读指令)的软件。软件包括存储在任 何记忆介质如RAM或ROM中的任何机器代码，以及存储在其他存储设备 (如软盘、闪存或CDROM)中的机器代码。例如，软件可以包括源代码 和目标代码。另外，软件包含任何组能够被客户机或服务器执行的指令。 硬件和软件的任何组合可以包含计算机系统。被计算机执行的代码，可以 包括用于器件(如IC)的设计和/或验证的代码。系统内存1208可以设置 为存储网表、包括GDS II文件的物理版图数据、用于IC设计的特征库、 模型、数学公式、包括技术节点相关规则的设计规则、TSV工艺和/或在IC 的设计、布图、验证、制造和/或测试中提供的其它数据。计算机可读介质包括无源数据存储器，如RAM以及半永久性数据存储器如光盘只读存储器(CD-ROM)。在本发明的一个实施例中，可以具 体化为在计算机的RAM中将标准计算机转换成为新的特定的计算机。数以提供一种数据组织，或可执行代码组织。数据信号可以通过传输介质被 加载并存储和传输不同的数据结构，因而，可以被用于传输本发明的实施 例。微处理器1204可以完成用于进行LVS、 DRC、布图、虛布局嵌入(如 通过基于规则或基于模型嵌入)所必需的数学公式，和/或其他用于集成电 路的设计和/或验证的功能。数据库1216可以是本领域公知的任何标准的或专有的数据库软件。数 据库1216的物理位置并没有限制并且可以存在于远离服务器，可通过互联 网或内部网到达的位置。所公开的数据库1216包括包含多个数据库的实施 例。数据库1216可以包括用于IC的设计、布图、验证、制造和/或测试的 制造数据、包括网表的设计数据、技术文件、物理版图、设计库、设计规 则和/或其他信息的数据库。如上所述，3DIC，如上参考图1所述的3D IC 100，具有很多优势。 无论如何，现有技术中在3D IC的设计和验证中存在明显的缺陷。例如， 设计者不能正确;险查两个GDS II界面层失见则，或验证两个GDS II文件之 间的连通性。另外，界面层的虚布局的放置存在困难。例如，虚布局的放 置很可能导致两个堆叠管芯(GDSII文件)的短路，因为在单独为每个界 面层嵌入虛布局时没有考虑到两个界面层的版图。以上尽管仅详细描述了本发明的几个实施例，但是本领域技术人员将 很容易在不偏离本发明的创造性教导和有益效果的前提下得知可效仿实施 例的很多改进。
权利要求
1、一种设计集成电路的方法，包括提供与第一器件相关的第一版图；提供与第二器件相关的第二版图，其中所述第一器件和所述第二器件形成3D集成电路(3D IC)；生成第三版图，其中所述第三版图至少包括所述第一版图的一部分和所述第二版图的一部分；在所述第三版图中嵌入虚布局以形成虚布局版图；将所述虚布局版图合并到所述第一版图中；以及将所述虚布局版图合并到所述第二版图中。
2、 根据权利要求1所述的方法，其中所述第一版图和第二版图分别包 括第一界面层和第二界面层，并且其中所述第三版图提供单一层的版图；其中所述单一层包括与所述第二界面层合并的第一界面层。
3、 根据权利要求2所述的方法，其中所述第一和第二界面层在3DIC 中物理连接。
4、 根据权利要求1所述的方法，其中将所述虛布局版图合并到所述第 二版图中包括在合并之前将所述虚布局映射在坐标轴上。
5、 根据权利要求1所述的方法，其中所述生成第三版图的步骤包括将 第二版图映射在坐标轴上，并将映射后的第二版图与第一版图合并。
6、 根据权利要求1所述的方法，进一步包括 识别第一版图上的结构； 在所述第二版图的相应区域内添加虚布局。
7、 一种方法，包括提供与3D集成电路(3DIC)的第一器件相对应的第一版图，其中所 述第一版图包括第一界面层；提供与3D IC的第二器件相对应的第二版图，其中所述第二版图包括 第二界面层；以及进行所述第 一和第二界面层的连通性的验证，其中所述验证包括进行设计规则检查(DRC)或版图电路图比对(LVS)中的至少一种。
8、 根据权利要求7所述的方法，进一步包括 对所述第一版图进行第一设计规则检查(DRC)验证； 对所述第二版图进行第二 DRC验证；对所述第一版图进行第三DRC验证，其中该第三DRC包括穿透的硅 通孔(TSV)过程相关的规则；从所述第一版图中提取所述第一界面层； 从所述第二版图中提取所述第二界面层；并且其中所述第一和第二界面层的连通性的验证包括进行第四DRC 验证，其中所述第四DRC包括与在所述第一和第二界面层上的结构相关的 规则，并且其中所述第四DRC运行在所述提取出的第一界面层和所述提取 出的第二界面层上。
9、 根据权利要求8所述的方法，其中所述第四DRC验证包括与所述 第 一和第二器件的对准允差相关的规则。
10、 根据权利要求8所述的方法，其中所述第四DRC验证包括在所述 提取出的第 一和第二界面层上进行物理设计规则验证以及在所述提取出的 第一和第二界面层上进行连通性检查。
11、 根据权利要求7所述的方法，进一步包括 在所述第一版图上进行第一版图电路图比对(LVS)验证； 在所述第二版图上进行第二LVS验证；以及其中所述第一和第二界面层的连通性的验证包括在第三版图上进行第 三L V S验证，其中所述第三版图包括所述第 一 和第二版图的并排视图。
12、 根据权利要求7所述的方法，进一步包括 在所述第一版图上进行版图电路图比对(LVS)验证； 在所述第二版图上进行LVS验证；生成第三版图，所述第三版图包括所述第一版图和所述第二版图的第 二界面层；生成第四版图，所述第四版图包括所述第二版图和所述第一版图的第 一界面层；以及其中所述第一和第二界面层的验证包括在所述第三版图上进行L VS验证和在所述第四版图上进行LVS验证。
13、 一种设计3D集成电路(3DIC)的方法，包括 提供第一版图，其中所述第一版图包括3DIC的第一管芯的界面层； 提供第二版图，其中所述第二版图包括所述3D IC的第二管芯的界面层；合并所述第一和第二版图每个的至少一部分以形成单一的版图文件； 在所述单一 的版图文件上进行验证，其中所述验证包括版图电路图比 对(LVS )验证和设计规则检查(DRC )验证中的至少 一种；以及 使用所述单一的版图文件确定虛布局的位置。
14、 根据权利要求13所述的方法，其中所述合并所述第一和第二版图 的至少 一部分包括提供并排视图版图文件。
15、 根据权利要求13所述的方法，其中所述单一的版图文件包括所述 第二管芯的界面层和所述第一管芯的多个层；并且其中所述在所述单一的 版图文件上进行验证为LVS验证。
全文摘要
一种设计3D集成电路(3D IC)的方法，包括提供对应于3D IC的第一器件的第一版图和对应于3D IC的第二器件的第二版图。一种验证，如LVS或DRC，不仅可以在每个器件上单独执行，而且为了保证器件之间的完全连通性而执行。该验证可以在包括第一和第二管芯的界面层的单个版图文件(如GDS II文件)上执行。采用包括第一和第二器件的界面层的版图可为3D IC确定虚布局构图。
文档编号G06F17/50GK101609482SQ200910126309
公开日2009年12月23日 申请日期2009年2月26日 优先权日2008年6月18日
发明者刘盈麟, 林凯筠, 王中兴, 蔡志昇 申请人:台湾积体电路制造股份有限公司