专利名称：半导体装置及用以制造电路的掩模的形成方法
技术领域：
本发明涉及集成电路掩模的设计，且特别涉及一种在掩模上设计图案的 逻辑运算。
背景技术：
在集成电路的制造过程中，需用到许多光刻工艺来定义这些集成电路的 元件的图案。这些光刻工艺通常包含在晶片上施用光致抗蚀剂；以掩模覆盖 光致抗蚀剂，其中掩模上具有所需要的图案；将光致抗蚀剂暴露于光下并显 影形成光致抗蚀剂图案。由于掩模上具有图案，会有某些区域的光致抗蚀剂 暴露于光下，而其他区域的光致抗蚀剂则不会暴露于光下。然后将暴露(或 没暴露)于光下的光致抗蚀剂移除，便可使掩模上的图案转移至光致抗蚀剂 上。
在集成电路中某些元件的图案是以其他元件的设计为基础所产生时，掩 模上图案的设计经常会涉及逻辑运算。例如，晶体管的源极/漏极区的图案可 用逻辑运算"DIFFUSE BOOLEAN NOT POLY"来形成，其意指源极/漏极 区是通过从扩散区扣除多晶硅区而产生的。
然而，传统的逻辑运算遭遇到许多限制。例如，图l举例为PMOS晶体 管2及NMOS晶体管12两个晶体管的布局(layout)，其中PMOS晶体管2 包含扩散区6及栅极多晶硅4， NMOS晶体管12包含扩散区16及栅极多晶 硅14。并通过各自对PMOS晶体管2及NMOS晶体管12进行逻辑运算而形 成应变接触蚀刻停止层(stressed contact etch stop layer; stressed CESL)的图 案。例如，以于一方向上维持有一固定距离AX及在另一方向上维持有一固 定距离AY的方式来扩张扩散区6及16。为了避免设计上的问题，在传统逻 辑运算中，应变接触停止层8及18彼此之间会有间隔以确保能够遵守传统 的设计规则。
PMOS装置2及NMOS装置12的效能是关系于应变接触停止层8及18
5的大小。然而，在传统的掩模设计中，即使有额外的空间可供应变接触停止 层增大尺寸，应变接触停止层的大小仍是固定的。因此，该装置无法得到更 佳的效能。因此，业界需要的是一种新的逻辑运算方法。
发明内容
为了解决上述现有技术中存在的问题，本发明提供一种用以制造电路的 掩模的形成方法，包含提供一电路的设计，其中该电路包含一装置；进行 一第一逻辑运算以决定一第一区域，该第一区域用来形成该装置的一第一元 件；以及进行一第二逻辑运算以扩张该第一元件至一第二区域，该第二区域 大于该第一区域。
本发明也提供一种用以制造电路的掩模的形成方法，包含提供一电路 的设计，其中该电路包含一第一装置及一第二装置；进行一第一逻辑运算以 决定一第一区域，该第一区域用来形成该第一装置的第一元件，及决定一第 二区域，该第二区域用来形成该第二装置的第二元件，其中该第一区域邻近 于该第二区域；决定使用该第一区域及该第二区域的该电路的一第一效能； 进行一第二逻辑运算以扩张该第一区域至一第三区域及扩张该第二区域至 一第四区域；决定使用该第三区域及该第四区域的该电路的一第二效能；比 较该第一效能及该第二效能以得到一比较结果；以及以该比较结果选择以该 第一逻辑运算及该第二逻辑运算其中之一为基础来形成该掩模；其中每个掩 模皆包含不透光的图案及可透光的图案。
本发明更提供一种用以制造电路的掩模的形成方法，包含提供一电路 的设计，其中该电路包含一PMOS装置及一NMOS装置；进行一逻辑运算 以产生该PMOS装置的一第一应力层及该NOMS装置的一第二应力层所需 的图案，其中该第二应力层为矩形，且该第一应力层包含一凹口，且其中该 第二应力层延伸进入该凹口部分；以及制造包含该第一应力层及该第二应力 层的图案的掩模。
本发明提供一种半导体装置，包含 一基材；一PMOS晶体管，包含 一第一栅极位于该基材上； 一第一源极区邻近于该第一栅极； 一第一漏极区 邻近于该第一栅极，其中该第一源极区及该第一漏极区位于该第一栅极的相 对两侧；及一第一应力层位于该第一栅极、第一源极区、第一漏极区上，其中该第一应力层具有一压縮应力(compressive stress)，且其中该第一应力 层包含一凹口，该第一应力的一部分为朝着凹口挤压，且朝向该第一栅极方 向的挤压相对于该第一应力层附近的挤压较多而凹陷；以及一NMOS晶体管 邻近于该PMOS晶体管，该NMOS晶体管包含 一第二栅极位于该基材上； 一第二源极区邻近于该第二栅极； 一第二漏极区邻近于该第二栅极，其中该 第二源极区及该第二漏极区位于该第二栅极的相对两侧；及一第二应力层位 于该第二栅极、第二源极区、第二漏极区上，其中该第二应力层具有一拉伸 应力(tensile stress)，且其中该第二应力层包含一部分延伸进入至该第一应 力层的凹口。
本发明实施例具有许多优异的特征。首先，当进行效能察知逻辑运算之 后，可最佳化集成电路的效能结果。然而，欲达到此项效果，并不需要添加 任何制造步骤及不需利用到额外的芯片区域。事实上，由于在本发明实施例 中能够妥善利用芯片区域，能让芯片能够被设计的更小。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举 出优选实施例，并配合附图，作详细说明如下。
图1为传统用以进行逻辑运算一半导体结构的示意图。 图2A为本发明一实施例的PMOS晶体管及该PMOS晶体管的应力层可 能具有的图案。
图2B为本发明一实施例的PMOS晶体管的应力层尺寸与效能的关系图。
图3A为本发明一实施例的PMOS晶体管与一邻近的NMOS晶体管及在 该PMOS晶体管与PMOS晶体管上的应力层的俯视图。
图3B为本发明一实施例的PMOS晶体管效能、NMOS晶体管效能及总 效能与应力层尺寸的关系图。
图4为本发明一实施例的工作流程图。
图5A为本发明一实施例的半导体结构的俯视图。
图5B为本发明一实施例的半导体结构的剖面图。
图6为本发明一实施例的一芯片中不同的晶体管上伴随有不同的应力层 的俯视图。
7上述附图中的附图标记说明如下
2、 20 PMOS晶体管
4、 14、 24、 34-栅极电极
6、 16、 22、 32~扩散区
8、 18-应变蚀刻停止层
12、 30 NMOS晶体管
40 层间介电层 42 N型阱区
44 浅沟槽隔离
50 第一晶体管 52 第一晶体管的应力层 60 第二晶体管 62 第二晶体管的应力层 64~禁止区
Sl、 S2、 S3 PMOS栅极电极至应力层边缘的距离 SP/SP1、 SP/SP2、 SP/SP3 PMOS晶体管的应力层 SN/SN1、 SN/SN2、 SN/SN3 NMOS晶体管的应力层
具体实施例方式
逻辑运算广泛用于晶片厂以生产掩模来制造集成电路。提供给晶片厂的 集成电路的设计通常是图形数据系统(graphic data system)文件，其通常是 二进位格式。晶片厂依照这些存储在设计数据库(design database)的设计原 则来生产掩模。这些设计规则可包含设计限制文件(design constraint file)， 其可指定集成电路的需求并且规范集成电路不能违反的设计规则。然后可用 此集成电路的设计来生产一套掩模以定义集成电路中元件的图案。此掩模通 常包括可使光刻工艺的光通过的透光部分及可阻挡光线的不透光部分。
在下列讨论中，将以PMOS及NMOS装置的应变蚀刻停止层(CESL) 为例来阐述本发明的概念。然而，本发明所述的概念也可应用于其他元件的 掩模设计。
图2A显示为PMOS晶体管20的布局(俯视图)。PMOS晶体管包含扩 散区22 (也可称为有源区)及位于扩散区22上的栅极电极24 (也可称为栅 极多晶硅)。例如为接触蚀刻停止层(CESL) SP (显示为SP1、 SP2、 SP3) 的应力层形成在扩散区22及栅极电极24上。如本领域的普通技术人员所熟
8知，PMOS晶体管相对的应力层优选施加压縮应力至PMOS晶体管的沟道区， 所以可增加PMOS晶体管的驱动电流。目前已知驱动电流的增加会与对沟道 区施加的应力相关，因此也与应力层SP的大小相关。例如，图2B显示为 PMOS装置效能表现的关系图。X轴代表栅极电极24与应力层SP边缘的距 离S，其中距离S即可反映出应力层SP的大小。Y轴代表PMOS晶体管的 效能，可用例如测量驱动电流(饱和电流)来进行测量。值得注意的是，当 距离S由S1增至S2至S3时，驱动电流也会随之增加。当距离S继续增加 时，最后驱动电流会达到饱和状态。
图3A举例为PMOS晶体管20与NMOS晶体管30彼此互相紧邻的俯视 图。NMOS晶体管30的应力层SN具有可能的图案SN1、 SN2及SN3。图 3B显示为PMOS晶体管20及NMOS晶体管30的效能与距离S所呈现的关 系图，其中距离S为栅极电极24至应力层SP之间的距离。由图3B可得知， 固定应力层SN的大小为SN1并测量PMOS晶体管及NMOS晶体管30两者 的效能(驱动电流)时，可注意到PMOS晶体管20的驱动电流会随着应力 层SP的尺寸增大跟着增加，但NMOS晶体管30的驱动电流却会跟着减少。 总体效能，也即NMOS晶体管及NMOS晶体管的驱动电流的总和，在距离 增加至某一点时为顶峰(大概在距离S2附近)，然后再随着距离增加而下 降。因而由图3A及图3B可导出结论为通过精心设计应力层SN及SP的尺 寸可最佳化PMOS晶体管20及NMOS晶体管30的总体效能。
本发明提供了根据图2A至图3B所讨论的实施例，并对本发明实施例所 用的工艺作讨论。图4显示为一简易工作流程图。在此工作流程图中，此掩 模的设计包含逻辑运算，需考虑到工艺限制(process constraints)(如方框 102)及电路/装置特性(如方框106)。在此情况下，工艺限制可包含装置 至少需要的设备，像是PMOS及NMOS晶体管所需的最小驱动电流、最小 速度或其类似条件。电路/装置特性(如方框106)可包含会影响装置效能的 布局规范(layout specification)，像是栅极长度、栅极宽度，和/或类似条件。 在之后的模拟会使用到模拟电路/装置特性以决定集成电路的效能。可将增量 逻辑运算(incremental logic operations)禾口/或优先逻车葺运算(prioritized logic operations) —并结合作整合逻辑运算(LOP)，并于随后进行此整合逻辑运 算以决定掩模的图案(包含尺寸)，如方框104。然而，这些图案仅为暂时的图案主体，需要在随后循环的逻辑运算中作进一步修饰，因此不是作为真
实的(实体)的掩模。然后，再进行效能检査及健全性检查(sanitycheck) 决定集成电路是否已经最佳化，或者是否会在进行逻辑运算时已违反了设计 原则。
当效能还未最佳化或未通过健全性检査时，则仍需修正图案并进行新的 效能测试及健全性检查，如箭头112。因此，逻辑运算可包含一或多次的循 环。当效能已大体上最佳化且顺利通过健全性检査时，此经由逻辑运算得到 的图案即可用于实体的掩模，如方框no。
回到图3A，并以使用应力层SP及SN的设计为例，在第一循环中，应 力层SP及SN的尺寸各自为SP1及SN1。接着，进行效能测试及健全性检 查。效能测试可为经由运行集成电路模拟程序(simulation program with integrated circuit emphasis; SPICE)决定PMOS晶体管20、 NMOS晶体管30 的效能及总体效能，其只需简单的测量加入PMOS晶体管20及NMOS晶体 管30的驱动电流，或使用其他准则来测量。整体效能的决定也需考虑到其 他因素，例如PMOS及NMOS晶体管的驱动电流之间的平衡。而这些效能 的数据皆会被存储下来。
健全性检査包含检查应力层SP1及SN1是否有延伸进入不允许进入的禁 止区域。假如顺利通过健全性检查通过，将进行下一次的循环。然而，假如 未通过健全性检查，将以在之前循环所得到的应力层SP及SN的图案取代此 次循环得到的图案来在采用于掩模上。
在下一次的循环中(第二循环)，应力层SP及SN的尺寸各自增大为 SP2及SN2。接着，进行另一次的效能测试，例如使用SPICE模拟。如此次 的效能测试结果优于之前获得的效能数据，会接着进行健全性检査。否则， 将会使用之前循环产生包括应力层SP1及SN1的图案来形成掩模。此外，如 未通过健全性检查，即使此次循环的效能数据较前次循环优异，仍会在掩模 上使用之前循环产生包括应力层SP1及SN1的图案。另一方面，如果效能测 试优于前一次且顺利通过健全性检查，则此第二循环所得到的数据将会存储 下来并进一步进行第三循环，其将更进一步扩张应力层尺寸至SP3及SN3。 循环将会持续进行至以得到最佳化的效能，且应力层SP及SN各自的图案也 可顺利通过健全性检查。根据上述的讨论，此方法即可适用于图3B中。由图3B可得知应力层的 设计如何具有最佳化总体效能，例如为距离S接近于距离S2时。
在一实施例中，当进行循环时，每次循环的应力层SP及SN的尺寸都会 较之前的循环增大。在另一实施例中，应力层SP及SN中只有其中之一的尺 寸会增大，而剩余的另一个的应力层的尺寸为固定的。再者，可以以晶片为 基础扩张应力层SP及SN的尺寸，则所有在晶片上PMOS晶体管(或是PMOS 晶体管)的应力层都可以进行扩张。然而，也可以以电路为基础来扩张应力 层SP及SN的尺寸，其中只有某些电路中的PMOS晶体管(或NMOS晶体 管)可以进行扩张，其他电路的PMOS晶体管(或NMOS) 0晶体管尺寸仍 是固定的。此外，也可以定制化设定如何扩张。例如，对于PMOS晶体管来 说，可同时在沟道窄边方向(图3A中的垂直方向)及沟道长边方向(图3A 中的水平方向)扩张，但对于MNOS来说，仅能在沟道长度的方向进行扩张。
对每个循环结果都进行SPICE模拟，会明显地导致逻辑运算的周期时间 大幅增力卩。因此，可进行灵敏度察知概算(sensitivity-aware approximation) 来减少达到最佳化总体效能所需进行循环的次数。例如，在图3B中的区域1 中，效能的增加大体上会与距离S的增加呈线性关系。因此，当对距离S4 及S5进行模拟时，在其之间的距离为AS而驱动电流的差异为AI。然后电 流增加量AI'即可由(ASVAS) *AI推算出来，其中电流增加量AI'即为距 离S5及S6之间的电流的差异。NMOS晶体管20及总体效能也可用类似的 方法作推算。因此，不需要再对距离S6再进行模拟。使用此线性近似的方 法，即可显著地降低所需模拟的数目。
另外由图3A可以发现，如应力层SP及SN同时扩张，最后会彼此互相 接触，因而会产生冲突。而这种冲突可以经由设定优先权来解决。例如，可 设定NMOS晶体管的应力层SN的优先权高于PMOS晶体管的应力层SP。 可使用两次逼近(approaches)中的其中一个来进行其各自的逻辑运算。在 第一次逼近中，NMOS晶体管30的应力层SN首先覆盖其需要的芯片区域。 然后PMOS晶体管20的应力层SP才覆盖其所需要的晶片区域，但不能覆盖 己被应力层SN覆盖的区域。其最终产生的结构显示于图5A。在第二次逼近 中，当应力层SN扩张时，PMOS晶体管20的应力层SP不会朝着NMOS晶 体管30扩张。在其他次逼近中，当应力层SN朝着应力层SP方向扩张时，PMOS晶体管20的应力层SP可沿着NMOS晶体管30接近的方向凹陷。
图5A举例为应力层SP朝着栅极窄边的方向扩张而覆盖了区域III。另 一方面，NMOS装置可扩张至区域IV。借着应力层SP及SN仅朝着选定的 方向扩张(在循环过程中)进入未使用的区域，可望改善集成电路的效能并 避免冲突产生。值得注意的是，可进行多次可能的逼近来扩张应力层SP及 SN，这也是本发明的概念之一。例如，应力层SP及SN可在每次循环中只 朝一个或两个方向扩张，持续进行多次循环时，扩张的方向可以顺时钟方向 或逆时钟方向旋转。
而在图5A中显示的掩模图案及布局，也可在不经重复的循环下形成。 在一实施例中，在应力层SP及SN的尺寸明显大于传统设计的情况下，可进 行单一步骤的逻辑运算。但其显然地会造成冲突，故可用前述的设定优先权 的方式来解决。当应力层SN的优先权较应力层SP高时，即可用单一步骤的 逻辑运算来获得于图5A中显示的图案。图5B显示为图5A中的半导体结构 的剖面图，其中剖面图的剖面是沿着5B-5B的剖面线延伸的平面。
在前述的段落中也提到，本发明也可对除了应力层的其他元件进行逻辑 运算。例如，形成在N型阱区的PMOS晶体管，PMOS晶体管的效能会受 到N型阱区尺寸的影响。如使用本发明的方法可提供N型阱区具有最佳化 的尺寸。
在本发明实施例中，皆可自订集成电路的元件的图案。例如在图6中， 在同一晶片上的第一晶体管50的应力层52已作最佳化处理，或由于第二晶 体管60的应力层62过于靠近或邻近于禁止区64，可作部分的最佳化。
本发明实施例具有许多优异的特征。首先，当进行效能察知逻辑运算 (performance-aware logic operations)之后，可最佳化集成电路的效能结果。 然而，欲达到此项效果，并不需要添加任何制造步骤及不需利用到额外的芯 片区域。事实上，由于在本发明实施例中能够妥善利用芯片区域，能让芯片 能够被设计的更小。
虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明， 任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当 可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定 的范围为准。
权利要求
1.一种用以制造电路的掩模的形成方法，包含提供一电路的设计，其中该电路包含一装置；进行一第一逻辑运算以决定一第一区域，该第一区域用来形成该装置的一第一元件；以及进行一第二逻辑运算以扩张该第一元件至一第二区域，该第二区域大于该第一区域。
2. 如权利要求1所述的用以制造电路的掩模的形成方法，还包含 在每次进行该第一逻辑运算及该第二逻辑运算的步骤之后，进行该装置的效能评估以选择该第一区域及该第二区域中效能较佳的区域；以及形成一用以形成该第一元件的掩模，其中该掩模包含该第一区域及第二 区域中该效能较佳的区域的图案。
3. 如权利要求1所述的用以制造电路的掩模的形成方法，还包含在每次 进行该第一逻辑运算及该第二逻辑运算的步骤之后，在该电路上进行一健全 性检查。
4. 如权利要求1所述的用以制造电路的掩模的形成方法，还包含在每次进行该第一逻辑运算及该第二逻辑运算的步骤之后，进行一灵敏度察知概算 以决定该第二区域对该第一区域的扩张比例。
5. 如权利要求1所述的用以制造电路的掩模的形成方法，其中在进行该第一逻辑运算的步骤之后，还包含决定一第三区域以在电路中形成一额外装置的一第二元件；以及其中该第二逻辑的步骤，还包含该第二元件从该第三区域扩张至一第四 区域，该第四区域大于该第三区域。
6. 如权利要求5所述的用以制造电路的掩模的形成方法，其中该第一元 件的优先权较第二元件低，其中在进行第二逻辑运算之后，该第四区域包含 一部分延伸进入该第二区域的一凹口 。
7. 如权利要求6所述的用以制造电路的掩模的形成方法，其中该装置及 该额外装置各自为一 PMOS晶体管及一 NMOS晶体管，且其中该第一元件 为该PMOS装置的一压縮应力层及该第二元件为该NMOS装置的一拉伸应 力层。
8. —种用以制造电路的掩模的形成方法，包含 提供一电路的设计，其中该电路包含一第一装置及一第二装置； 进行一第一逻辑运算以决定一第一区域，该第一区域用来形成该第一装置的第一元件，及决定一第二区域，该第二区域用来形成该第二装置的第二元件，其中该第一区域邻近于该第二区域；决定使用该第一区域及该第二区域的该电路的一第一效能； 进行一第二逻辑运算以扩张该第一区域至一第三区域及扩张该第二区域至一第四区域；决定使用该第三区域及该第四区域的该电路的一第二效能； 比较该第一效能及该第二效能以得到一比较结果；以及 以该比较结果选择以该第一逻辑运算及该第二逻辑运算其中之一为基础来形成该掩模；其中每个掩模皆包含不透光的图案及可透光的图案。
9. 如权利要求8所述的用以制造电路的掩模的形成方法，其中进行该第 二逻辑运算的步骤包含从该第一元件及该第二元件中选择一优选的元件及确定优先权； 扩张该优选的元件；以及扩张该第一元件及该第二元件中剩余的一元件，其中该第一元件及该第 二元件中剩余的元件不会覆盖该优选元件所覆盖的芯片区域。
10. 如权利要求8所述的用以制造电路的掩模的形成方法，其中该第四区 域为矩形，及该第三区域具有一凹口部分，且其中该第四区域延伸进入该凹 口部分。
11. 如权利要求8所述的用以制造电路的掩模的形成方法，其中在进行该 第二逻辑运算的步骤中，该第三区域仅在与连接至该第一区域及该第二区域 的轴心垂直的方向上扩张至该第一区域上，且其中该第四区域朝着远离该第 一区域方向扩张至该第二区域上。
12. —种用以制造电路的掩模的形成方法，包含提供一该电路的设计，其中该电路包含一PMOS装置及一NMOS装置； 进行一逻辑运算以产生该PMOS装置的一第-一应力层及该NOMS装置 的一第二应力层所需的图案，其中该第二应力层为矩形，且该第一应力层包 含一凹口，且其中该第二应力层延伸进入该凹口部分；以及制造包含该第一应力层及该第二应力层的图案的掩模。
13. 如权利要求12所述的用以制造电路的掩模的形成方法，其中在制造 该掩模的步骤的前仅对该第一应力层及该第二应力层进行一单一的逻辑运 算。
14. 如权利要求12所述的用以制造电路的掩模的形成方法，还包含在进 行该逻辑运算的步骤之前对该第一应力层及该第二应力层进行一额外的逻 辑运算，其中该第一应力层及该第二应力层至少其一的由该额外的逻辑运算 所产生的额外的图案小于由对该第一应力层及第二应力层的进行该逻辑运 算所产生的对应的图案。
15. —种半导体装置，包含 一基材；一PMOS晶体管，包含一第一栅极位于该基材上； 一第一源极区邻近于该第一栅极；一第一漏极区邻近于该第一栅极，其中该第一源极区及该第一漏极 区位于该第一栅极的相对两侧；及一第一应力层位于该第一栅极、第一源极区、第一漏极区上，其中 该第一应力层具有一压縮应力，且其中该第一应力层包含一凹口，该第一应 力的一部分为朝着凹口挤压，且朝向该第一栅极方向的挤压相对于该第一应 力层附近的挤压较多而凹陷；以及一NMOS晶体管邻近于该PMOS晶体管，该NMOS晶体管，包含一第二栅极位于该基材上；一第二源极区邻近于该第二栅极；一第二漏极区邻近于该第二栅极，其中该第二源极及该第二漏极区 位于该第二栅极的相对两侧；及一第二应力层位于该第二栅极、第二源极区、第二漏极区上，其中 该第二应力层具有一拉伸应力，且其中该第二应力层包含一部分延伸进入至 该第一应力层的凹口。
全文摘要
本发明提供一种半导体装置及用以制造电路的掩模的形成方法，该方法包含提供一该电路的设计，其中该电路包含一装置；进行一第一逻辑运算来决定一第一区域来形成该装置的一第一元件；以及进行一第二逻辑运算来扩张该第一元件大于该第一区域而扩张至一第二区域。该第二区域的图案可用于形成该掩模。本发明实施例具有许多优异的特征。首先，当进行效能察知逻辑运算之后，可最佳化集成电路的效能结果。然而，欲达到此项效果，并不需要添加任何制造步骤及不需利用到额外的芯片区域。事实上，由于在本发明实施例中能够妥善利用芯片区域，能让芯片被设计的更小。
文档编号G06F17/50GK101539962SQ200910126290
公开日2009年9月23日 申请日期2009年3月11日 优先权日2008年3月13日
发明者庄尧仁, 张广兴, 林仲德, 王彦森, 鲁立忠 申请人:台湾积体电路制造股份有限公司