专利名称：集成电路的拓扑验证方法
技术领域：
本发明属于集成电路设计技术，特别是涉及集成电路版图识别后的拓扑结构验证或作为对任一集成电路电原理图进行拓扑结构检查的一种集成电路的拓扑验证方法。
(2)背景技术集成电路版图识别与拓扑验证(Layout recognition and topologyverification of integrated circuit)是集成电路设计中的关键技术。为了实现集成电路设计技术的创新，必须对现有的设计技术进行分析和研究，同时，也有必要对现成的集成电路芯片进行剖析和识别，所有这些工作的关键技术之一是要对集成电路版图进行识别，从版图中提取电路原理图(集成电路版图识别的方法在此不详述，将另案申请专利)。一旦实现了版图识别——电路提取技术(称之为MASK)，紧接着就要校验此类电路图在原理上是否正确无误，这就需要进行电路的拓扑验证(称之为CHECK)，因此，拓扑验证就成为集成电路设计创新的关键技术之二。
这类现有技术的相关专利有松下电子工业株式会社(日本大阪)的专利半导体集成电路布图设计方法(日本专利公开号1102508，申请号94106710.6)。
该现有技术仅涉及互连层上的垂直互连网格线和水平互连网格线的互连布线问题，因此未从根本上涉及集成电路布图的验证问题。
(3)发明内容鉴于以上情况，本发明的目的是从根本上解决集成电路布图中的验证技术的关键问题，提出一种集成电路的拓扑验证方法。
本发明的目的是这样实现的一种集成电路的拓扑验证方法，是在对集成电路的版图进行识别，从版图中提取电路原理图后，由计算机软件系统控制，进行电路的拓扑验证方法，所述的电路的拓扑验证方法包括S1步骤用户命令输入，用户根据拓扑结构验证的要求，写出要使用的命令组合，输入到计算机，S1的输出有两种，一种是CT类命令，作为S2步骤的输入，另一种是CB类命令，作为S7步骤的输入；S2步骤建立逻辑关系表，根据来自上述CT类的命令以及来自下述S7、S8步骤的CB类的命令建立逻辑关系表；S3步骤执行单个命令，根据上述建立的逻辑关系表执行含有逻辑关系的单个命令；S4步骤执行结果填入逻辑表，把上述含有逻辑关系的单个命令所得的结果填入逻辑表；S5步骤逻辑运算，按照上述填入执行逻辑关系的单个命令结果的逻辑表，进行逻辑运算；S6步骤打印输出，按上述逻辑运算结果即可得出拓扑验证的结果，并把此项拓扑验证结果打印后输出；S7步骤判别是否第一个CB类命令，判别上述步骤S1中输出的CB类命令是否为CB类的第一个命令，若是(Y)，即将CB类命令输出给S8，作子电路分割后送到上述S2步骤；若否(N)，则将CB类命令直接送往上述S2步骤；S8步骤子电路分割，对于上述第一个CB类命令作子电路分割。
本发明的效果(1)实用性。CHECK技术的17条基本命令(见表1)是非常实用的。该项技术对于集成电路设计中碰到的漏线、漏引线孔、悬浮子电路等这些设计中的实际问题，均能查找出来，以保证集成电路设计的正确性。
(2)周密性。CHECK技术显示出目前的17条基本命令是从实际情况出发考虑得非常周到的、细致的。凡在集成电路设计中遇到的各种情况，都考虑到了。
(3)简便性。CHECK技术在算法上体现了这一特点，CHECK技术在执行CT命令时，对电路表格只需作一次扫描，在执行CB命令时，对子电路的验证只需作一次搜索，充分体现了简便性这一原则。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)
图1.CHECK技术的计算机控制系统方法的总框图；图2.电路及其子电路图。
(5)具体实施方式
下面根据附图对本发明的具体实施方式
作详细说明。
本发明是在对集成电路的版图进行识别，从版图中提取电路原理图后，接着就要校验此类电路图在原理上是否正确无误，就需要进行电路的拓扑验证(以下称为CHECK技术)。
下面，详细说明本发明的CHECK技术。
CHECK技术的主要内容为17条基本命令，以及这17条基本命令的执行流程。
CHECK技术组成部分CHECK技术有17条基本命令1、CTK(M)其意义是在电路中找出MOS晶体管2、CTK(C)其意义是在电路中找出MOS电容3、CTT(E)其意义是在电路中找出增强型管子4、CTT(D)其意义是在电路中找出耗尽型管子5、CTL(G＝S)其意义是在电路中找出栅(G)、源(S)相连的管子6、CTL(G＝D)其意义是在电路中找出栅(G)、漏(D)相连的管子7、CTC(P)其意义是在电路中找出P型沟道的管子8、CTC(N)其意义是在电路中找出N型沟道的管子9、CTN(G＝i)其意义是在电路中找出栅极接在第i号节点的管子10、CTN(D＝i)其意义是在电路中找出漏极接在第i号节点的管子11、CTN(S＝i)其意义是在电路中找出源极接在第i号节点的管子12、CBK(M；i)其意义是在电路中找出含有i个MOS管的子电路
13、CBT(E；i)其意义是在电路中找出含有i个增强型管子的子电路14、CBT(D；i)其意义是在电路中找出含有i个耗尽型管子的子电路15、CBT(P；i)其意义是在电路中找出含有i个P型沟道管子的子电路16、CBC(N；i)其意义是在电路中找出含有i个N型沟道管子的子电路17、CBN(i)其意义是在电路中找出含有i号节点的子电路通过对17条基本命令的任意逻辑组合(NOT，AND，OR等)，用户可以编制自己所需要的验证检查指令，然后，CHECK软件系统会执行这些验证检查指令并输出检查结果。
上述17条CHECK检查程序中基本命令可分类列表1如下表1
从上述表1中可以看出，电路拓扑结构检查命令分为两类，一类是晶体管检查命令，以CT开头，另一类是子电路检查命令，以CB开头。所谓子电路是电路中的直流通路，即把所在的晶体管的栅极断开后，由相应的源、漏极构成的二端器件的相连通路。在图2中，2(a)所示的电路中有两个子电路，如2(b)、2(c)所示。
参见图1，图1是CHECK技术的计算机控制系统工作流程总框图，该软件控制系统能够从数据文件中读入描述电路拓扑结构和晶体管参数的表格，每一个CT类的单个命令都可以通过搜索这张表得到结果；对于组合类命令，程序会自动地建立一张逻辑关系表，把单个命令之间的逻辑关系记录下来，在执行完单个命令后，把结果写入逻辑关系表，最后再执行逻辑运算。如果软件系统读入的是子电路检查命令，则CHECK在第一次出现CB类命令时作一次子电路分割工作，分割后得到的子电路被保存起来，这样一来，对以后的CB类命令就无需再分割子电路了。
CHECK技术的软件控制系统在作晶体管检查时，程序对电路表格只需作一次扫描。运算的复杂度和元件数目之间成线性关系。在实际运算中，CT类命令的执行速度十分迅速，在执行CB类命令时，大多数机时是化在子电路的分割上，由于算法只需作一次子电路搜索，所以CB类命令的数目对运算时间的影响不大。
CHECK技术的工作流程在CHECK技术中，17条基本命令的执行流程如下S1步骤用户命令输入，根据拓扑结构验证的要求，写出要使用的命令组合，输入到计算机，S1的输出有两种，一种是CT类命令，作为S2的输入，另一种是CB类命令，作为S7的输入；S2步骤建立逻辑关系表，根据是来自上述CT类的命令以及来自下述S7、S8步骤的CB类的命令建立逻辑关系表，并输出给S3；S3步骤执行单个命令，根据上述建立的逻辑关系表执行含有逻辑关系的单个命令，并输出给S4；S4步骤执行结果填入逻辑表，把上述含有逻辑关系的单个命令所得的结果填入逻辑表；S5步骤逻辑运算，按照上述填入执行逻辑关系的单个命令结果的逻辑表，进行逻辑运算，并把运算结果输出给S6；S6步骤打印输出，按上述逻辑运算结果即可得出拓扑验证的结果，并把此项拓扑验证结果打印后输出；S7步骤判别是否第一个CB类命令，判别上述步骤S1中输出的CB类命令是否为CB类的第一个命令，若是(Y)，即CB类命令输出给S8，作子电路分割后送到上述S2步骤；若否(N)，则将CB类命令直接送往上述S2步骤，进入建立逻辑关系表的步骤；
S8步骤子电路分割，对于上述第一个CB类命令作子电路分割。
下面用CHECK技术的软件系统来实现集成电路拓扑结构检查的例子。
在使用CHECK技术的软件系统来实现集成电路拓扑结构检查时，可以约定直流电源VDD的节点号是1，接地点的节点号为0。
例1要检查电路中是否有栅极接地的非法晶体管，就可以用命令CTN(G＝0)，该命令输入计算机后，CHECK技术的软件系统将对电路进行检查，若存在这样的晶体管，则该软件系统就会输出有关晶体管的器件号及其在版图中的坐标位置。
例2要检查增强型晶体管栅极与源极是否相连，如果是的，则为非法连接。可以用命令CTT(E)·AND·L(G＝S)来检查是否有此类非法连接。
对于子电路，可以用命令NOT·BN(1)·OR·NOT·BN(O)来检查是否有悬浮子电路，即该子电路不接电源或者不接地。
例3要检查耗尽型晶体管栅极与源极是否相连，如果是的，则为非法连接，可以用命令CTT(D)·AND·L(G＝S)来检查是否有此类非法连接。
对于子电路，可以用命令NOT·BN(1)·OR·NOT·BN(O)来检查是否有悬浮子电路，即该子电路不接电源或者不接地。
若把例1，例2，例3三套命令写在一个文件中，则CHECK软件控制系统就会依次按命令进行检查。
本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。
权利要求
1.一种集成电路的拓扑验证方法，是在对集成电路的版图进行识别，从版图中提取电路原理图后，由计算机软件系统控制，进行电路的拓扑验证方法，其特征在于所述的电路的拓扑验证方法包括S1步骤用户命令输入，用户根据拓扑结构验证的要求，写出要使用的命令组合，输入到计算机，S1的输出有两种，一种是CT类命令，作为S2步骤的输入，另一种是CB类命令，作为S7步骤的输入；S2步骤建立逻辑关系表，根据来自上述CT类的命令以及来自下述S7、S8步骤的CB类的命令建立逻辑关系表；S3步骤执行单个命令，根据上述建立的逻辑关系表执行含有逻辑关系的单个命令；S4步骤执行结果填入逻辑表，把上述含有逻辑关系的单个命令所得的结果填入逻辑表；S5步骤逻辑运算，按照上述填入执行逻辑关系的单个命令结果的逻辑表，进行逻辑运算；S6步骤打印输出，按上述逻辑运算结果即可得出拓扑验证的结果，并把此项拓扑验证结果打印后输出；S7步骤判别是否第一个CB类命令，判别上述步骤S1中输出的CB类命令是否为CB类的第一个命令，若是(Y)，即将CB类命令输出给S8，作子电路分割后送到上述S2步骤；若否(N)，则将CB类命令直接送往上述S2步骤；S8步骤子电路分割，对于上述第一个CB类命令作子电路分割。
2.如权利要求1所述的集成电路的拓扑验证方法，其特征在于所述的CT类命令包括(1)CTK(M)其意义是在电路中找出MOS晶体管；(2)CTK(C)其意义是在电路中找出MOS电容；(3)CTT(E)其意义是在电路中找出增强型管子；(4)CTT(D)其意义是在电路中找出耗尽型管子；(5)CTL(G＝S)其意义是在电路中找出栅(G)、源(S)相连的管子；(6)CTL(G＝D)其意义是在电路中找出栅(G)、漏(D)相连的管子；(7)CTC(P)其意义是在电路中找出P型沟道的管子；(8)CTC(N)其意义是在电路中找出N型沟道的管子；(9)CTN(G＝i)其意义是在电路中找出栅极接在第i号节点的管子；(10)CTN(D＝i)其意义是在电路中找出漏极接在第i号节点的管子；(11)CTN(S＝i)其意义是在电路中找出源极接在第i号节点的管子。
3.如权利要求1所述的集成电路的拓扑验证方法，其特征在于所述的CB类命令包括(1)CBK(M；i)其意义是在电路中找出含有i个MOS管的子电路；(2)CBT(E；i)其意义是在电路中找出含有i个增强型管子的子电路；(3)CBT(D；i)其意义是在电路中找出含有i个耗尽型管子的子电路；(4)CBT(P；i)其意义是在电路中找出含有i个P型沟道管子的子电路；(5)CBC(N；i)其意义是在电路中找出含有i个N型沟道管子的子电路；(6)CBN(i)其意义是在电路中找出含有i号节点的子电路。
全文摘要
本发明涉及一种集成电路的拓扑验证方法，包括用户命令输入；建立逻辑关系表，根据命令建立逻辑关系表；执行单个命令；将执行结果填入逻辑表，把上述含有逻辑关系的单个命令所得的结果填入逻辑表；进行逻辑运算；得出拓扑验证的结果，打印输出。本发明具有实用性，集成电路的拓扑验证技术对集成电路设计中碰到的漏线、漏引线孔、悬浮子电路等这些设计中的实际问题，均能查找出来，以保证集成电路设计的正确性；周密性，集成电路的拓扑验证技术凡在集成电路设计中遇到的有关电原理图查验的各种实际情况，都考虑到了；简便性，集成电路的拓扑验证技术在算法上充分体现了简便性这一原则。
文档编号H01L21/82GK1521829SQ0311524
公开日2004年8月18日 申请日期2003年1月29日 优先权日2003年1月29日
发明者林争辉, 林涛, 周晓峰, 陈艳, 顾建华 申请人:上海芯华微电子有限公司, 同济大学, 上海交通大学