专利名称：半导体存储器件及其控制方法
技术领域：
本发明涉及半导体存储器件及其控制方法，例如，涉及非易失性地存储信息并具有纠错电路的存储器件，和控制该存储器件的方法。
背景技术：
在某些非易失性存储器件中，控制数据存储的物理量的状态随着时间的流逝而改变。如果经过的时间到达预定长度，则数据可能丢失。存在各种类型的具有这种特性特征的存储器件。这种存储器件之一是，例如，使用具有所谓的层叠栅极结构的晶体管作为存储单元的非易失性半导体存储器件。层叠的栅极结构包括顺序地堆叠在基底上的隧道绝缘膜，浮栅电极，电极间绝缘膜，和控制栅电极。为在存储单元中存储信息，通过隧道绝缘膜从基底向浮栅电极注入电子。在浮栅电极中累积的电荷保持信息。在浮栅电极中累积的电荷随着时间的经过，通过隧道绝缘膜漏向基底。因此，在存储单元中保持的信息可能随着时间的流逝而丢失(在信息中可能出现错误)。如果从信息存储时间开始经过的时间短，则在信息中很少出现错误。另一方面，如果在信息存储之后经过了长时间，则在信息中出现错误的概率很高。具有多个这种存储单元的存储器件有时包括用于将错误的信息恢复到正确状态的纠错机制。通常，为校正由于例如从信息记录开始经过了时间而在由多个位形成的数据中包括的若干错误，需要具有高纠错能力的校正机制。具有高纠错能力的校正机制具有大的电路规模且要求高功耗和长的处理时间。通常，为保证即使在从信息存储开始经过长时间之后也能恢复正确的信息，存储器件使用具有高纠错能力的校正机制。无论从信息存储开始经过的时间长度如何，高性能的纠错机制都能同样地发挥作用。因此，即使在读取仅存储了短时间的信息时，也使用高性能的纠错机制。因为待读取的信息没有包括那么多的错误，因此高性能的纠错机制的使用是浪费的。这导致存储器件中功率的浪费。为增强纠错能力，通常，需要纠错目标信息的大小是大的。例如，不对于512字节数据产生纠错码，而是，例如，对于通过级联多个512字节数据而获得的4k字节数据产生纠错码。这增强了纠错能力。但是，在该方法中，即使在读出512字节数据时，也总是必须读出4k字节数据。这也导致存储器件中功率的浪费。关于该应用的现有技术的参考信息是JP-A 63-275225 (KOKAI)。在该参考中，公开了具有高纠错能力的校正设备
发明内容
根据本发明的方面，提供了一种半导体存储器件，包括半导体存储器，被配置为非易失性地存储用于检测多个数据项中的错误的多个检测码、用于校正多个第一数据块中的错误的多个第一校正码、用于校正第二数据块中的错误的第二校正码、以及所述第二数据块，所述第一数据块中的每一个包含数据项之一和相应的检测码，所述第二数据块包括所述第一数据块；第一校正器，被配置为使用第一校正码来校正第一数据块中的错误；检测器，被配置为使用所述检测码来检测由第一校正器校正的数据项中的错误，并产生表示在每个已校正的数据项中存在/不存在错误的第一错误信息；和第二校正器，被配置为使用第一错误信息和第二校正码，来校正已校正的数据项当中包括错误的若干个数据项中的错误，其中，第二校正码的纠错能力高于第一校正码的纠错能力。根据本发明的方面，提供了一种控制半导体存储器件的方法，该半导体存储器件非易失性地存储用于检测多个数据项中的错误的多个检测码、用于校正多个第一数据块中的错误的多个第一校正码、用于校正第二数据块中的错误的第二校正码、以及所述第二数据块，所述第一数据块中的每一个包含数据项之一和相应的检测码，所述第二数据块包括所述第一数据块，该方法包括使用第一校正码来校正第一数据块中的错误；使用所述检测码来检测被第一校正码校正的数据项中的错误，以产生表示在每个已校正的数据项中存在/不存在错误的第一错误信息；和使用第一错误信息和第二校正码，来校正已校正的数据项当中包含错误的若干个数据项中的错误，其中，第二校正码的纠错能力高于第一校正码的纠错能力。根据本发明的方面，提供了半导体存储器件，包括多个检测码产生器，被配置为分别产生多个检测码以检测多个数据项中的错误；多个第一校正码产生器，被配置为分别产生多个第一校正码以校正多个第一数据块中的错误，第一数据块中的每一个包括数据项之一和相应的检测码；第二校正码产生器，被配置为产生第二校正码以校正第二数据块中的错误，该第二数据块包括第一数据块；和半导体存储器，被配置为非易失性地存储第二数据块，第一校正码和第二校正码。根据本发明的方面，提供了半导体存储器件，包括控制半导体存储器件的方法，该方法包括分别产生多个检测码以检测多个数据项中的错误；分别产生多个第一校正码以校正多个第一数据块中的错误，第一数据块中的每一个包括数据项之一和相应的检测码；产生第二校正码以校正第二数据块中的错误，该第二数据块包括第一数据块；和非易失性地存储第二数据块，第一校正码和第二校正码。
图1是示意地图示根据实施例的半导体存储器件的框图；图2是图示纠错电路的与数据写入相关联的主要部分的框图；图3是图示在写入时的临时存储电路3中的数据状态图；图4是图示图3之后的状态的图；图5是图示图4之后的状态的图；图6是图示纠错电路的与数据读相关联的主要部分的框图；图7是图示第二纠错单元的操作的实例的图；图8是图示在需要的纠错能力与从写开始经过的时间之间的关系图9是图示第一纠错单元11和第二纠错单元13的处理范围的概念的图；图10是图示错误率与第二纠错单元的使用概率之间的关系图；且图11是图示错误率与第二纠错单元的平均Chien搜索之间的关系图。
具体实施例方式现在将参考附图描述本发明的实施例。在下面描述中，相同的附图标记表示具有几乎相同的功能和布置的组成元件，且仅在必要时进行重复的说明。如下所述的本实施例仅是具体表现本发明的技术范围的设备或方法的实例。本发明的技术范围不限制组件的材料、形状、结构和布置为如下所述的。本发明的技术范围允许在所附的权利要求中的各种变化和修改。本发明的实施例的功能框可以由硬件、计算机软件或其组合实现。以下将大体上从它们的功能的角度来描述各个框，同时澄清它们可以由硬件和软件两者实现。是作为硬件或软件执行功能取决于关于整个系统的具体的实施例或设计限制。对于每一具体的实施例，本领域技术人员可以通过各种方法实现功能，且本发明完全包括这种实现。图1是示意地图示根据实施例的半导体存储器件的框图。如图1所示，半导体存储器件10包括纠错电路1和半导体存储器2。纠错电路1和半导体存储器2被形成为，例如，单个半导体芯片上的一个半导体集成电路。只要半导体存储器2可以非易失性地存储信息，且所存储的数据可以改变，那么其可以是任意的存储器件。半导体存储器2的实例是NAND闪速存储器。NAND闪速存储器具有多个存储单元。每个存储单元由具有所谓的层叠栅极结构的MOSFET (金属氧化物半导体场效应晶体管)形成。具有该层叠栅极结构的MOS晶体管包括隧道绝缘膜，浮栅电极，电极间绝缘膜，控制栅电极和源极及漏极扩散层。每个存储单元晶体管的阈值电压根据在浮栅电极中积累的电荷量改变，且每个存储单元晶体管存储与阈值电压的变化相对应的信息。存储单元晶体管可以被设计为存储1位信息或者多个位的信息。在半导体存储器2中包括读出放大器和电位产生电路的控制电路可以在存储单元晶体管中写入被提供给半导体存储器2的数据，或向半导体存储器2之外输出存储在存储单元晶体管中的数据。属于相同行的存储单元晶体管的控制栅电极连接到单个字线。在属于相同列并串联连接的每一存储单元晶体管的端部处提供选择栅极晶体管。一个选择栅极晶体管连接到位线。基于该规则，提供了存储单元晶体管、选择栅极晶体管、字线和位线。对于每一组多个存储单元晶体管进行数据写入和读取。由一组存储单元晶体管形成的存储区对应于一个页面。多个页面形成块。NAND闪速存储器擦除在每个块中的数据。将要求写入半导体存储器2中的数据(写数据)外部地提供给半导体存储器件10。纠错电路1将纠错码和错误检测码添加到写数据，并将其提供给半导体存储器2。半导体存储器2与纠错码和错误检测码一起存储写数据。响应于提供给半导体存储器件10的控制信号，半导体存储器2将所要求读取的数据(读数据)和被添加到读数据的纠错码和错误检测码提供给纠错电路1。纠错电路1在读数据中检测错误并纠错。如果存在错误，则纠错电路1校正它，去除纠错码和错误检测码，并输出读数据给外部装置。
[写系统电路的布置]图2是图示纠错电路1的与数据写入相关联的主要部分的框图。纠错电路1对于每个都具有预定大小的多个写数据中的每一个产生纠错码，且还对于多个写数据的集合产生另一纠错码。根据期望实现的纠错能力和待采用的纠错码来决定写数据的数目。以下将描述其中写数据的数目是8的实例。如图2所示，纠错电路1接收写数据项Dal到Da8。例如，第一尺寸可以匹配半导体存储器2的写或读数据的尺寸。更具体地说，当NAND闪速存储器用作半导体存储器2时，写数据的尺寸对应于一个页面的大小，例如，512字节。在下面实例中，为了描述的方便，第一尺寸是512字节。纠错电路1具有临时存储电路3。临时存储电路3由例如易失性存储电路形成，且可以是例如DRAM (动态随机存取存储器)。在对于写入到半导体存储器2的数据产生错误检测码和纠错码时，临时存储电路3用作在写入时的临时存储区。在写入时，临时存储电路3接收写数据项Dal到DaS。临时存储电路3存储写数据项Dal到DaS。分别将写数据项Dal到DaS提供给错误检测码产生单元41到48 (某些没有图示)。错误检测码产生单元41到48对于写数据项Dal到DaS分别产生错误检测码Dbl到Db8(的数据)。错误检测码Dbl到DbS用于检测写数据项Dal到DaS中的错误。允许错误检测码产生单元容易地计算码和降低功耗并同时实现上述目的的码被用作错误检测码Dbl到Db8。例如，CRC(循环冗余校验和)32或CRC 16可用作错误检测码。将错误检测码Dbl到DbS被提供给临时存储电路3。还将错误检测码Dbl到DbS分别提供给第一纠错码产生单元61到68。第一纠错码产生单元61到68还分别接收写数据项Dal到Da8。第一纠错码产生单元61到68使用写数据项Dal到DaS和错误检测码Dbl到DbS产生第一纠错码。由第一纠错码产生单元61产生的第一纠错码用于校正写数据项Dal和错误检测码数据Dbl中的错误。类似地，由第一纠错码产生单元62到68产生的第一纠错码用于校正写数据项Da2到DaS和错误检测码数据此2到DbS中的错误。作为第一纠错码，例如，可使用具有大约1位的相对低的纠错能力、不需要高功率和长的计算时间而仅需要小规模执行电路的码。更具体地说，例如，Hamming码可用作第一纠错码。第一纠错码产生单元61到68分别输出第一纠错码Dcl到Dc8 (的数据)。第一纠错码Dcl到DcS被提供给临时存储电路3。将错误检测码Dbl到DbS提供给第二纠错码产生单元8。第二纠错码产生单元8还接收写数据项Dal到Da8。第二纠错码产生单元8使用写数据项Dal到DaS和错误检测码Dbl到DbS产生第二纠错码。第二纠错码用于校正写数据项Dal到DaS和错误检测码Dbl到Db8中的错误。作为第二纠错码，例如，可使用如下的码，即，虽然其计算量大，但是其能够以比使用第一纠错码的纠错更高的能力进行纠错、且可以校正多个位的错误。更具体地说，例如，BHC码，Reed-Solomon (! )码，或LDPC(低密度奇偶校验)码可用作第二纠错码。因为大的计算量，第二纠错码产生单元8的电路规模，功耗和计算时间都超过第一纠错码产生单元61到68。但是，第二纠错码产生单元8具有比第一纠错码产生单元61到68更高的纠错能力。第二纠错码产生单元8将第二纠错码Dd(的数据)提供到临时存储电路3。临时存储电路3将具有在稍后描述的结构的写数据项Dal到Da8，错误检测码Dbl到Db8，第一纠错码Dcl到Dc8，和第二纠错码Dd提供给半导体存储器2。[数据写入的操作]接下来将参考图3到6描述在数据写入时纠错电路1的操作。图3到6示意地示出了在顺序地写入时临时存储电路3中的数据状态。首先，如图3所示，将待写入半导体存储器2的八个写数据项Dal到DaS提供给纠错电路1。将写数据项Dal到DaS存储在临时存储电路3中。接下来，如图4所示，分别将写数据项Dal到DaS提供给错误检测码产生单元41到48。错误检测码产生单元41到48对于写数据项Dal到DaS分别产生错误检测码Dbl到DbS0当CRC 32用作错误检测码时，每一错误检测码Dbl到DbS具有32位的大小。写数据项Dal和在写数据项Dal之后级联的错误检测码Dbl形成作为纠错的单位的第一数据块Dl。类似地，写数据项Da2到DaS和在它们之后级联的错误检测码此2到DbS形成第一数据块D2到D8。将第一数据块Dl到D8存储在临时存储电路3中。本领域技术人员已经知道错误检测码产生单元41到48的详细布置，且将省略其描述。在该实施例中，错误检测码产生单元41到48并行地执行检测码产生操作。错误检测码产生单元41到48的并行操作缩短了处理时间。接下来，如图5所示，将第一数据块Dl到D8分别提供给第一纠错码产生单元61到68。第一纠错码产生单元61使用第一数据块Dl产生第一纠错码Del，用于校正第一数据块Dl中的错误。将第一纠错码Dcl级联在错误检测码Dbl之后并在写数据项Da2之前，并存储在临时存储电路3中。类似地，第一纠错码产生单元62到68分别使用第一数据块D2到D8产生第一纠错码Dc2到Dc8，用于校正第一数据块D2到D8中的错误。将第一纠错码Dc2级联在错误检测码此2之后并在写数据项Da3之前，并存储在临时存储电路3中。类似地，第一纠错码Dc3到Dc7分别级联在错误检测码Db3到Db7之后并在写数据项Da4到DaS之前，并存储在临时存储电路3中。第一纠错码DcS级联在错误检测码DbS之后并被存储在临时存储电路3中。当Hamming码用作第一纠错码时，第一数据块Dl到D8中的每一个具有与写数据(4096位)+错误检测码(32位)对应的大小。为校正在第一数据块Dl到D8中的1位错误，第一纠错码Dcl到DcS中的每一个具有例如13位的大小。本领域技术人员已经知道第一纠错码产生单元61到68的详细布置，且将省略其描述。在该实施例中，第一纠错码产生单元61到68并行执行校正码产生操作。第一纠错码产生单元61到68的并行操作缩短了处理时间。级联第一数据块Dl到D8以形成第二数据块。将第二数据块提供给第二纠错码产生单元8。第二数据块是由第二纠错码产生单元使用以产生第二纠错码的数据单位。第二纠错码产生单元8使用第二数据块产生第二纠错码Dd，用于校正第二数据块中的错误。将第二纠错码Dd级联在第二数据块之后并存储在临时存储电路3中。
当RS码用作第二纠错码时，第二数据块具有与写数据(4096位)X8+错误检测码(32位)X8对应的大小，并校正第二数据块中的12位错误。为校正第二数据块中具有这种大小的错误，第二纠错码Dd具有例如192位的大小。本领域技术人员已经知道第二纠错码产生单元8的详细布置，且将省略其描述。在上述处理中将第二纠错码Dd级联在第二数据块之后，由此获得传送数据块(图5中临时存储电路3中的结构)。将传送数据块提供给半导体存储器2。半导体存储器2存储每个传送数据块。[读系统电路的布置]图6是图示纠错电路1的与数据读取相关联的主要部分的框图。如图6所示，半导体存储器2提供信号Sl到第一纠错单元11。信号Sl由传送数据块(图5中临时存储电路3中的结构)形成。如果第一数据块Dl到D8包含错误，则在第一纠错单元11的能力范围内，第一纠错单元11分别使用信号Sl中的第一纠错码Dcl到DcS校正第一数据块Dl到D8中的错误。更具体地说，第一纠错单元11使用第一纠错码Dcl校正第一数据块Dl中的错误。类似地，第一纠错单元11在第一纠错单元11的能力范围内，分别使用纠错码Dc2到DcS校正第一数据块D2到D8中的错误。第一纠错单元11输出通过使用第一纠错码校正信号Sl中的错误而获得的信号S2。如果在纠错之前第一数据块Dl到D8中的错误位的数目等于或小于第一纠错单元11的纠错能力，则在纠错之后的信号S2中的第一数据块Dl到D8不包含错误。但是，如果在纠错之前第一数据块Dl到D8中的错误位的数目超过了第一纠错单元11的纠错能力，则在纠错之后的信号S2中的第一数据块Dl到D8仍然包含错误。将信号S2提供给错误检测单元12和第二纠错单元13。错误检测单元12使用错误检测码Dbl到DbS检测写数据项Dal到DaS中的错误。错误检测单元12将信号S2直接提供给选择单元14。错误检测单元12还将表示在所有第一数据块Dl到D8中存在/不存在错误检测的信号S3提供到选择单元14。错误检测单元12将信号S4提供给第二纠错单元13，所述信号S4除了表示错误检测之外还包括表示第一数据块Dl到D8中的错误检测位置的信息。第二纠错单元13分析信号S4并获取表示在错误检测单元12进行错误检测时是否检测到错误的信息。如果没有检测到错误，则不需要再进行纠错。例如，当来自电源电路(没有示出)的电源或来自时钟电路(没有示出)的时钟信号供应停止时，第二纠错单元13停止处理目标的信号S2的操作。在分析信号S4并获取表示在信号S2中检测到错误的信息时，第二纠错单元13使用第二纠错码Dd校正第一数据块Dl到D8中的错误。此时，第二纠错单元13仅对于包括错误的第一数据块Dl到D8执行纠错。图7示出了该状态的实例。图7示出其中在第一数据块D2，D4和D5中检测到错误的实例。第二纠错单元13对于所有第一数据块Dl到D8，使用第二纠错码Dd执行综合(syndrome)计算。另一方面，第二纠错单元13仅对于包括检测出的错误的第一数据块D2，D4和D5执行Chien搜索。第二纠错单元13使用第二纠错码Dd校正第一数据块D2，D4和D5中的错误。第二纠错单元13输出通过使用第二纠错码校正信号S2中的错误而获得的信号S5。
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对于在第一数据块Dl到D8中检测到的错误，顺序地执行通过第二纠错单元13的纠错，这与现有技术不同。也就是说，不提供专用于每一个第一数据块Dl到D8的纠错电路。该减小了第二纠错单元13的电路规模和功耗。取决于将经历纠错的第一数据块的数目，需要的时间可能比通过第一数据块Dl到D8的专用电路进行并行纠错的时间更长。但是，在该实施例中，第二纠错单元13仅对第一数据块Dl到D8当中包括检测出错误的数据块执行Chien搜索。另外，第一纠错码被设计为能够仅通过使用第一纠错码的校正来校正第一数据块Dl到D8中的大多数(几乎100% )错误。因此，很少使用第二纠错码。因此，在该实施例中，可以减小第二纠错单元13的电路规模和功耗，而不会由于通过对于第一数据块Dl到D8共享纠错电路而增加任何处理时间。假定在从存储器件重复地读取某个传送数据块的处理中，错误检测单元12在第一次读取的传送数据块中没有检测到错误。在该情况下，在第二次及后续读取传送数据块时，预先停止提供给第二纠错单元13的电源和时钟信号的至少一个。这大大地降低了在读取相同传送数据块时在纠错电路1中的功耗。接下来将描述怎样决定第一纠错单元11和错误检测单元12的纠错能力。注意，第一纠错单元11的纠错能力还包括使得第一纠错码产生单元61到68产生第一纠错码Dcl到DcS的处理。类似地，第二纠错单元13的纠错能力还包括使得第二纠错码产生单元8产生第二纠错码Dd的处理。图8是图示在半导体存储器2中，在需要的纠错能力和从数据写入经过的时间之间的关系的图表。如图8所示，当经过的时间变长时，在半导体存储器2中写入的数据时错误的数目增加。纠错能力根据错误数目的增加而改变。确定第一纠错单元11和第二纠错单元13的纠错能力，以使得使用过度的或不足的纠错能力。更具体地说，确定第一纠错单元11和第二纠错单元13的纠错能力，以使得当经过的时间短时，可以由第一纠错单元11单独地进行纠错，而当经过的时间超过预定时间时(当错误的数目突然增加时的时间)第一纠错单元11和第二纠错单元13可以执行纠错。图9示出根据该实施例的第一纠错单元11和第二纠错单元13的处理范围的概念。图9中的横坐标表示半导体存储器2的预定范围(NAND闪速存储器的页面)内的错误的数目。纵坐标表示错误发生概率。虚线指示在半导体存储器2退化之前(紧接在写入之后)的关系。实线指示在半导体存储器2退化之后(在经过保证的数据保留时间之后)的关系。如图9所示，确定第一纠错单元11的纠错能力以使得当预定范围内的错误数目小时，仅第一纠错单元11可以校正所有错误。更具体地说，决定可校正的位的数目，纠错方法，和纠错码的位的数目。例如，决定第一纠错单元11的纠错能力以使得其可以校正退化之前的几乎100%的错误和退化之后的大约99%的错误。另一方面，决定第二纠错单元13的纠错能力以校正退化之后的剩余的的错误。结果，第二纠错单元13的使用概率随着错误率的增加而上升，如图10所示。如上所述，具有较低纠错能力但是要求较短的处理时间和较低功耗的第一纠错单元11校正几乎所有的错误。要求较长处理时间和较高功耗但是具有较高纠错能力的第二纠错单元13校正剩余的错误。纠错电路1因此可以实现短的处理时间、低功耗，和小的电路规模，同时保持高的纠错能力。
图11示出在第二纠错单元13的错误率和平均Chien搜索范围之间的关系。在该实施例中(实线)，设置第一纠错单元11的纠错能力，以使得可以仅通过第一纠错单元11校正大多数错误，如上所述。因此，即使当错误率高时，与现有技术(虚线)相比较，第二纠错单元13很少涉及纠错。如上所述，根据本实施例的半导体存储器件，形成了每个包括多个写数据项的相应的一个的多个第一数据块Dl到D8。对于多个第一数据块Dl到D8分别产生多个第一纠错码Dcl到Dc8。另外，对于由多个第一数据块Dl到D8形成的第二数据块产生第二纠错码Dd。当错误位的数目小时，使用具有低的性能但是要求低功耗和小的电路规模的第一纠错码Dcl到DcS进行校正。当错误位的数目大时，使用第一纠错码Dcl到DcS和第二纠错码Dd两者进行校正，所述第二纠错码Dd要求高功耗和大的电路规模但是允许以高性能校正。因此，提供了其纠错电路1具有适当的电路规模和功耗且缩短纠错时间而没有牺牲纠错能力的半导体存储器件。在该实施例中，对于第一数据块Dl到D8当中的即使仅在使用第一纠错码Dcl到DcS的纠错之后仍包括错误的数据执行使用第二纠错码Dd的纠错。这与其中响应于多个第一数据块Dl到D8提供用于使用第二纠错码Dd执行纠错的电路的实例相比较，可以大大地减小第二纠错单元13的电路规模。本领域技术人员将容易地想到另外的优点和修改。因此，本发明在其较宽的方面中不限于在这里示出和描述的具体细节和代表性实施例。因此，在不脱离本发明的如由所附权利要求及其等效所定义的一般概念的精神或范围的情况下，可以做出各种修改。
权利要求
1.一种半导体存储器件，包括半导体存储器，被配置为非易失性地存储用于检测多个数据项中的错误的多个检测码、用于校正多个第一数据块中的错误的多个第一校正码、用于校正第二数据块中的错误的第二校正码、以及所述第二数据块，所述第一数据块中的每一个包含数据项之一和相应的检测码，所述第二数据块包括所述第一数据块；第一校正器，被配置为使用第一校正码来校正第一数据块中的错误；检测器，被配置为使用所述检测码来检测由第一校正器校正的数据项中的错误，并产生表示在每个已校正的数据项中存在/不存在错误的第一错误信息；和第二校正器，被配置为使用第一错误信息和第二校正码，来校正已校正的数据项当中包括错误的若干个数据项中的错误，其中，第二校正码的纠错能力高于第一校正码的纠错能力。
2.如权利要求1所述的器件，其中，第二校正器在由第一校正器校正的数据项不包含错误时停止校正处理。
3.如权利要求1所述的器件，其中，所述半导体存储器是NAND闪速存储器。
4.一种控制半导体存储器件的方法，该半导体存储器件非易失性地存储用于检测多个数据项中的错误的多个检测码、用于校正多个第一数据块中的错误的多个第一校正码、用于校正第二数据块中的错误的第二校正码、以及所述第二数据块，所述第一数据块中的每一个包含数据项之一和相应的检测码，所述第二数据块包括所述第一数据块，该方法包括使用第一校正码来校正第一数据块中的错误；使用所述检测码来检测被第一校正码校正的数据项中的错误，以产生表示在每个已校正的数据项中存在/不存在错误的第一错误信息；和使用第一错误信息和第二校正码，来校正已校正的数据项当中包含错误的若干个数据项中的错误，其中，第二校正码的纠错能力高于第一校正码的纠错能力。
全文摘要
公开了一种半导体存储器件及其控制方法，该半导体存储器件包括半导体存储器，被配置为非易失性地存储多个检测码、多个第一校正码、第二校正码以及第二数据块，第一数据块中的每一个包含数据项之一和相应的检测码，第二数据块包括第一数据块；第一校正器，被配置为使用第一校正码来校正第一数据块中的错误；检测器，被配置为使用所述检测码来检测由第一校正器校正的数据项中的错误，并产生表示在每个已校正的数据项中存在/不存在错误的第一错误信息；和第二校正器，被配置为使用第一错误信息和第二校正码，来校正已校正的数据项当中包括错误的若干个数据项中的错误，其中，第二校正码的纠错能力高于第一校正码的纠错能力。
文档编号G06F11/10GK102385538SQ20111025216
公开日2012年3月21日 申请日期2008年7月17日 优先权日2007年8月31日
发明者内川浩典, 菅野伸一 申请人:株式会社东芝