半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，尤其是涉及具备存储器单元阵列的半导体装置。
背景技术：
近年来,在DRAM (Dynamic Random Access Memory,动态随机访问存储器)等半导体存储器中，高功能化、动作的高速化、大容量化不断发展，并且因DDR(Double Data Rate,双倍数据速率)/DDR2/DDR3这样的结构的导入而存储器的输入输出的数据带宽也显著提闻。
为了存储器的输入输出的数据带宽的提高，而存储器的READ (读出WPWRITE (写入)循环(tRC:R0W CYCLE TIME)的提高、存储器内部的同时动作数(并行数)的提高(数据线(10线)的多并行化(增加并行数)、存储器阵列的多区块化)导致需要提高可操作数据量。正如周知那样，消耗功率P可以近似为式(I)。nXcXfXV2...... (I)在式(I)中，n为元件数,c为容量(通过元件进行充放电的输出负载容量)，f为动作频率，V为动作电压。这里，对式(I)的导出进行简单说明，功率P是元件对输出负载容量进行充电/放电时消耗的电力(dynamic dissipation)的平均值,动作频率(实际为反复频率)为f，输出负载容量为CL时，元件的输出Vout为从低(Low) (OV)向高(High) (VDD)上升时的电力与输出Vout从高(VDD)向低(OV)下降时的电力之和，如下述那样近似(其中，
tp=l/f)o
C .VDD(’ /.0,C V1 C V2Pd = ^l VmJVmt=
tp Mtp 3Hmlip Up
广rr2 ^ (1 y2 f, i. /)/)tP
......(2)关于n个元件(n条输出)，使式(2)为n倍，并使各输出的容量负载CL为共同的值C，而能得到式(I)。例如通过提高动作频率f而使数据带宽(传送效率)增倍时，功率也增加。在存储器单元阵列中，希望在数据量提高的同时实现低耗电化。此外，在专利文献I中公开了一种对多重存储器存储延迟时间进行支援的存储器系统。图I表示专利文献I公开的系统的结构(从专利文献I的图2A引用)。这是控制向存储器系统中的存储器装置的存取的结构。分成距存储器控制器202近的存储器装置的组(延迟时间组I)和远的组(延迟时间组2)。通过将频繁存取的数据和不是这样的数据分别分成组I和组2，来缩短整体的存取/延迟。图2是表示将图I的结构置换成一般的DRAM时的一般的存储器结构的图(本申请发明者制作的图)。如图2所示，该存储器(DRAM芯)具备具备阵列状的多个存储器单元的存储器单元阵列I (多区块结构)；对行地址进行译码并使选择字线激活的行译码器(X DEC) 2 ;对列地址进行译码并使选择的列(位线)的Y开关接通的列译码器(Y DEC)3 ;将位线的电位放大的读出放大器(Sense Amplifier) /Y开关(Y Switch) 4 ;对由选择的列的读出放大器放大后的读出数据进行放大而向RWBS (读写总线)输出，并进行来自RWBS (读写总线)的写入数据的驱动的数据放大器(Data Amp)/写入放大器(WRITE Amp)5 ;对地址、命令、时间进行控制的控制电路(Address Command Timing Controller,地址、命令、时间控制电路)6 ;在向DRAM芯的输入即内部数据总线(Internal Data Bus)9所连接的数据端子(未图示)与RWBS(读写总线)之间，进行向存储器单元的数据、来自存储器单元的数据的输入输出功能、根据来自数据屏蔽端子(未图示)的数据屏蔽信号来进行向存储器单元的写入屏蔽控制的数据控制电路(Data I/O, Data Mask，数据1/0，数据屏蔽)7 ;向DRAM芯的输入(时钟、地址、命令)8 ;进行向DRAM芯的数据的输入输出的内部数据总线(Internal Data Bus) 9。图3是用于说明图2的图，图3是表示图2的配置(布局)的一例的图(本申请发明者制作的图)。在图3中，存储器单元阵列I内的区域10表示包含存取对象的存储器单元在内的有源区域(Active Area)o 11是构成基本单位的存储器阵列或存储器宏(在systech LSI等中使用的电路块)。控制电路(地址、命令、时间控制电路)6通过与两个存储器阵列的基本单位11共同连接的地址/命令总线(ADDRESS/CMD BUS)进行控制来选择存取对象的有源区域10。有源区域10的选择通过对地址信号的X地址(行地址)进行译码并使选择字线激活的X译码器(XDEC) 2、对列地址进行译码并使选择列的Y开关接通的列译码器(YDEC)3来进行。数据(WRITE数据/READ数据)从数据控制电路7输入输出，通过与多个存储器阵列基本单位11共同连接的读写总线(RWBS)来传送。虽然并未特别限定，但在图3中，作为DRAM芯中的数据输入的内部数据总线(Internal Data Bus)9所连接的数据端子(DQ端子)为36根，将各数据端子DQ的多位数据(例如对应于突发长度(能够连续地进行输入输出的数据的个数)而串行输入的多位)通过例如数据控制电路(数据I/O) 7转换成并行数据，向读写总线(RWBS)并行传送。读写总线(RWBS)是跨过多个存储器阵列基本单位11延伸，并与各存储器阵列基本单位11的数据放大器(Data AMP)/写入放大器(WRITE AMP)共同连接的总线。突发长度为4时，每I个数据端子的RWBS具备4根数据线(IO线)，相对于36个数据端子，铺设36 X 4=144根数据线(IO线)。存储器阵列内的IO结构为层次化(局部IO线/主IO线)结构或为非层次结构。在层次化结构的情况下，与数据放大器(Data Amp) /写入放大器(WRITE Amp)连接的主IO线经由未图示的开关电路而与多个局部IO线连接，各局部IO线通过列译码器(Y DEC)3来选择，并经由接通状态的Y开关(Y Switch) 4而与选择的列的位线连接。在READ时，从通过X译码器2选择的字线(设定为高电位)所连接的存储器单元读出的数据由读出放大器4放大，并经由选择列的设定为接通状态的Y开关4而向局部IO线传递，然后经由主IO线向数据放大器(Data Amp)5传递，向读写总线(RWBS)输出。在数据控制电路7中，将并行位数据(与突发长度对应的位数的数据)转换成串行，从数据端子与时钟同步地向内部数据总线(Internal Data Bus) 9串行地输出(在DDR中，与时钟信号的上升和下降沿同步地被传送)。在WRITE时，从与内部数据总线(Internal Data Bus)9连接的数据端子串行输入的位数据在数据控制电路7中被并联化，被RWBS传送，由写入放大器(WRITE AMP) 5放大，经由主IO线、选择的局部IO线，向Y开关4为接通状态的选择列的位线传递。数据由地址、命令、时间控制电路6控制，由选择的存储器单元阵列I内的有源区域 10 读出(READ)/写入(WRITE)。图4是表示图3中的作为有源区域10，从地址、命令、时间控制电路6、数据107侧观察，选择了远侧的情况I (有源区域10-1)和选择近侧的情况2 (有源区域10-2)的图。图5是表示图4的各个情况I、情况2中的存取动作的时序图(本申请发明者制作的图)。图5示意性地表示命令(CMD)、时钟(存储器CLK)、情况I、情况2下的来自命令输入的、有源区域10-1、10-2所对应的控制延迟(10-1控制延迟、10-2控制延迟)、有源区域10-1、10-2的选择时间(10-1选择时间、10-2选择时间)、有源区域10-1，10-2所对应的输出延迟(10-1输出延迟、10-2输出延迟)、a、0、P的关系。a 为 tRC (Row Cycle Time), 为 tRRD (Row to Row Delay)y为控制延迟，数据延迟(输出延迟)，9 为 READ Latency (延迟)。y包括地址、命令、时间控制电路(地址、命令、时间控制器)6和数据控制电路7用于控制存储器单元阵列的有源区域10的地址/命令、数据的设定时间、及用于将数据信号经由读写总线(RWBS)向存储器阵列基本单位传送的延迟时间。而且输出延迟对应于将从有源区域10读出的数据经由RWBS向数据控制电路7传送的时间。a是与有源区域10的存储器单元阵列动作相关的循环。P是从一个命令(CMD)输入开始到能够输入下一个命令(CMD)的时间。0表示从输入READ命令开始到数据向数据端子DQ输出为止的时钟循环数(延迟)。在图5的例子的情况下，10-1控制延迟>10-2控制延迟，10-1输出延迟>10-2输出延迟。有源区域10-1、10-2的控制延迟和输出延迟Y为最大I时钟循环，tRC ( a )为6循环，a》Y，即，a远长于Y。而且，a^0 ,gp, a是与延迟大致相等的时间。然而，提升数据的带宽的情况及改善存储器的循环的情况与延迟e的改善为同义。在图5所示的例子中，Y占a的比例(时间的比例Y/a )小。因此，Y (控制延迟、输出延迟)的延迟、Y (控制延迟、输出延迟)所消耗的电力也比a的延迟、电力小。然而，当存储器单元阵列内的IO的并联数(例如读写总线的并联传送的数据线的根数)增加时，例如由于从数据端子串行输入的位数据的并行转换等的时间等的增大，而Y占a的比例增大，Y所消耗的电力增大。到目前为止，结构的开发的着眼点放在削减tRC( a )和@上。a =tRC(R0W CYCLETIME)是表示为了向存储器单元进行存取而存储器阵列实际动作的循环的指标。在一次的tRC中，根据并联地读写的数据数(存取的存储器单元数)，来决定存储器输入输出的动作频率f。图6是说明关联技术的图(本申请发明者为了说明问题点而制作的图)。在图6中，数据端子(与内部数据总线9连接的数据端子)的端子数为36根。突发长度BL为4。对应于BL=4而读写总线(RWBS)为4位，对应于36根数据端子而具备36X4=144根并行数据线(10线)，144个数据向有源区域读写。YDEC是对地址信号的列地址进行译码的列译码器。另外，在图6中，对与图3、图4等相同或同等的要素标注同一参照符号。YDEC当然也可以如图3、图4那样设置在存储器阵列基本单位内。在先 技术文献专利文献专利文献I日本特表2008-500668号公报以下对关联技术进行分析。作为存储器要求的规格，虽然延迟0也重要，但近年来，要求改善tRC，提高向存储器单元读写的数据存取数(效率)，并削减功率，即，缩减tRC ( a )，增加数据存取数，并同时实现低功率(LOW POWER)。图7 (A)、图7 (B)是示意性地表示图6所示的半导体存储器中的WRITE动作(读动作)、READ动作(写动作)的图。另外，图7是本申请发明者为了说明关联技术的问题点而制作的图。在图7中，突发长度=4，BL0-BL3表示对应于突发长度=4，通过I次存取命令，4列(位线)(BLO、BL1、BL2、BL3)量连续地被读写的4位数据。另外，在图7 (A)、图7 (B)中，CMD分别是WRITE (写入)命令、READ (读出)命令。另外，在图7 (A)、图7 (B)中，为了简化说明，而省略了区块有源命令(ACT)、预充电命令(PRE)等。另外，CMD由控制信号(选片、能写、列地址选通、行地址选通)等的组合来指定，这些控制信号向命令译码器(未图示)输入而被译码。通过WRITE命令或READ命令的输入，相对于指定的行地址，使指定的列地址为排头而进行BL0-3数据的相对于4列的写入或读出。在图7 (A)中，4位串行的写入数据BL0、BL1、BL2、BL3从I个数据端子以双数据率(与存储器CLK的上升沿和下降沿同步而以I时钟循环输入两个位数据)输入。对与输入的4列对应的4位数据BL0、BL1、BL2、BL3进行串行/并行转换而作为4位并行数据，并联地向读写总线(RWBS)的4根数据线传送(Y的控制延迟)。从读写总线(RWBS)到达存储器阵列的基本单位11的数据(未规定数据屏蔽的位数据)由未图示的写入放大器(图2的写入放大器5)放大，经由主IO线(MI0T/B)、局部IO线(LI0T/B)，向Y开关(图2的Y开关4)接通的选择列(4列)的位线(BLT/B )的读出放大器(图2的读出放大器)传送，进行向有源区域的选择单元(与设定为高水平的字线连接的单元)的写入(选择时间a )。图7 (A)如情况I及情况2所示，对于距数据控制电路7侧为远端的存储器阵列基本单位11的有源区域10-1 (图6)进行的控制延迟(10-1控制延迟)比对于距数据控制电路7侧为近端的存储器阵列基本单位11的有源区域10-2 (图6)的控制延迟(10-2控制延迟)更需要时间。另外，在图7 (A)中，在10-1、10-2的控制延迟下放置的BL0-BL3是对从数据端子串行输入的4位数据进行串行/并行转换后的并联4位数据，在10-1、10-2选择时间下放置的BL0-BL3是在存储器阵列基本单位11中向选择列传送的并联4位数据(向存储器单元阵列的4个选择列(BL0-BL3)的写入数据)。图7 (B)是说明以突发长度4从存储器单元读出数据时的动作的时序图。图7(B)中，如情况I、情况2所示，对于距数据控制电路7侧为远端的有源区域10-1进行的控制延迟(10-1控制延迟)和输出延迟(10-1输出延迟)分别比对于距数据控制电路7侧为近端的有源区域10-2的控制延迟(10-2控制延迟)和输出延迟(10-2输出延迟)更需要时间。在图7 (B)的选择时间(有源区域10-1或10-2的选择时间)中，从存储器单元读出的数据BL0-BL3经由Y开关(图2的Y开关4)，从未图示的局部IO线、主IO线向读写总线(RWBS)传送，需要输出延迟(10-1输出延迟或10-2输出延迟)而到达数据控制电路7，4位的数据BL0-BL3以双数据率，串行且双循环地输出。在该例子中，从输入CMD (READ)开始到输出最初的位数据BL2为止的循环为4 (延迟0 )。在图7 (A)及图7 (B)的WRITE及READ动作中，在距数据控制电路I侧为远端的远端存储器单元(有源区域的存储器单元)的选择中，决定特性，命令(CMD)与下一命令(CMD)间的期间(CMDto CMD期间)@为3循环。而且存储器单元阵列的有源区域的选择时间a为3循环。在图5所示的例子中，a >>Y，但如图7所示，在高速存储器中，相对于a或0，Y所占的比例增大。S卩，存储器单元阵列内的数据传送的延迟(数据总线(RWBS)或控制信号线的延迟的Y )所占的比例增大。
尤其是在重视向存储器存取的循环a (=tRC)的高速存储器中，相对于存储器单元中的字或位线、存储器单元的选择这样的存储器动作其本身的延迟(a )，延迟(Y )看起来大。因此，需要实现将从数据端子输入的数据有效地向读写总线(RWBS)传送而向存储器单元进行读写存取的情况和低耗电化这两者。图8是说明关联技术的图(本申请发明者为了说明关联技术的问题点而制作的图)。在图8中，具备4个基本单位11作为存储器阵列，数据端子(与内部数据总线9连接的IO端子)数为36根，突发长度BL=8。与I根数据端子对应的读写总线(RWBS)为8位的数据线(IO线)，整体具备8 X 36=288根(288位并行)数据线。10-1,10-2分别是存储器阵列基本单位11中的有源区域。另外，YDEC是对列地址进行译码的列译码器。另外，在图8中，对与图6等相同或同等的要素标注同一参照符号。YDEC当然也可以如图3、图4那样设置在存储器阵列基本单位11内。有源区域10-1在从控制电路(地址、命令、时间控制器)6、数据控制电路(数据1/0，数据屏蔽)7侧观察时，为远侦牝有源区域10-2为近侧。图9、图10是分别说明图8的结构中的WRITE动作和READ动作的时序图。如图9所示，WRITE命令在未间隔时间而连续输入的连续WRITE中，从最初的WRITE命令(CMD)，与2时钟循环的上升沿和下降沿同步地，将与8列对应的8位数据BL0-BL7向数据端子串行输入，在Y的控制延迟中，8位数据BL0-BL7作为并行数据，经由读写总线(RWBS)，向存储器阵列基本单位11的写入放大器(图2的写入放大器)供给。并且，在控制延迟的接下来的选择时间中，进行BL0-BL7这8位数据向与选择的字线连接且与选择的8列的位线连接的存储器单元的写入。在图9的例子中，选择时间a为3时钟循环。紧接着对应于前一次的WRITE命令(CMD)而串行输入的8位数据之后，将与下一 WRITE命令(CMD)对应的8位数据从数据端子串行输入。远端的存取区域10-1的控制延迟比近端的存取区域10-2的控制延迟更加延迟。另外，图9的左侧的管线I (管线I)表示控制延迟、之后的选择时间的处理通过I段的管线进行。如图10所示，READ命令不间隔时间而连续输入的连续READ时，从READ命令(CMD)输入开始，在延迟e后，8位数据从数据端子与时钟的上升沿和下降沿同步地输出。图10的左侧的管线I (Pipeline I)表示控制延迟和选择时间，管线2 (Pipeline2)表示输出延迟和串行位数据的输出。作为情况I表示的远端的存取区域10-1的控制延迟、输出延迟均比作为情况2表示的近端的存取区域10-2的控制延迟、输出延迟长。如上述那样，在专利文献I中，为了高效率地读出、写入数据，着眼于延迟路径的延迟时间，缩短平均性延迟。然而，仅缩短平均性延迟的话，存储器存取其本身的循环未缩短。而且，在削减功率方面不充分
发明内容

因此，本发明的目的在于提供一种具备能够实现功率的减少和存储器存取的缩短的存储器阵列的半导体装置。本发明为了解决上述课题的至少I个，概括为以下的结构(但是，并未限定于此)。根据本发明，提供一种半导体装置，具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位构成，所述半导体装置具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第I总线；以及相对于多个所述基本单位共用地设置且进行写入数据和读出数据的传送的第2总线，所述第I总线具备作为管线/寄存器发挥功能的至少一个第I缓冲电路，所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路，所述半导体装置具备从所述第I总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第I控制电路；以及在写入时，从所述第2总线上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路，从所述第2总线向多个所述基本单位分别传送来的写入数据向多个所述基本单位分别写入，在读出时，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路中，将所述到达的读出数据输出。发明效果根据本发明，能够实现一种具备维持数据效率，减少耗电的存储器阵列的半导体
>J-U装直。


图I是表示专利文献I的结构的图。图2是表示一般的存储器的结构的图。图3是说明关联技术的图。图4是说明关联技术的图。图5是图4的关联技术的时序图。图6是说明关联技术的结构例I的图。图7 (A)、图7 (B)是说明图6的WRITE、READ动作的时序图。图8是说明关联技术的结构例2的图。
图9是说明图8的关联技术的WRITE动作的时序图。图10是说明图8的关联技术的READ动作的时序图。图11是说明本发明的实施方式I的图。图12是说明本发明的实施方式I的WRITE动作的时序图。图13是说明本发明的实施方式I的READ动作的时序图。图14是说明本发明的实施方式I的WRITE动作的管线的时序图。图15是说明本发明的实施方式I的READ动作的管线的时序图。图16是说明本发明的实施方式2的图。
图17是说明本发明的实施方式2的WRITE动作的时序图。图18是说明本发明的实施方式2的READ动作的时序图。图19是说明本发明的实施方式2的WRITE动作的管线的时序图。图20是说明本发明的实施方式2的连续WRITE动作的管线的时序图。图21是说明本发明的实施方式2的READ动作的管线的时序图。图22是说明本发明的实施方式2的WRITE to READ动作的管线的时序图。图23是说明本发明的实施方式2的READ to WRITE动作的管线的时序图。图24是说明本发明的实施方式3的图。图25是说明本发明的实施方式3的脉冲切换的图。图26是说明本发明的实施方式4的图。图27是说明本发明的实施方式4中的脉冲切换禁止规则的图。图28是说明本发明的实施方式4中的共用IO线(CIO)结构的CMD to CMD期间^的规格的图。图29是说明本发明的实施方式5的图。图30是说明本发明的实施方式5中的CMD to CMD期间P的规格的图。图31 (A)、图31 (B)是表示缓冲器的结构的结构例的图。图32是说明本发明的实施方式6中的地址分配的一例的图。图33是说明本发明的实施方式6中的地址分配切换的第I例的图。图34是说明本发明的实施方式6中的地址分配切换的第2例的图。图35是表示各实施方式中的缓冲器和存储器阵列的基本单位的结构例的图。符号说明I存储器单兀阵列(Memory Cell)2R0W 译码器(XDEC )3C0L 译码器(YDEC，COL DEC0RDER)4读出放大器、Y开关5数据放大器/写入放大器6控制电路(地址、命令、时间控制器)7 控制电路(Data 1/0)8向DRAM芯的输入(Internal CK Address, CMD :内部时钟、地址、命令)9向DRAM芯的数据输入(Internal Data Bus,内部数据总线)10、10-1、10-2、10-3、10-4 有源区域
11存储器阵列基本单位(存储器宏)12子控制器13、13A、13B、13C 缓冲器14 区块15子区块16WRITE 专用总线17READ专用总线18预译码器
具体实施例方式以下，说明用于实施本发明的优选方式。本发明的主要特征大致为以下的结构(但是，并未限定为以下情况)。(I)从来自地址、命令控制电路的地址/命令总线、数据控制电路相对于IO线(读写总线)等，插入管线/寄存器，对存储器单元阵列进行分割。(2)对应于存储器的动作规格来切换管线/寄存器的有效/无效，能够变更存储器单元阵列的基本单位。(3)按照分割后的存储器单元阵列的每个基本单位，使存取/延迟及命令输入的间隔P (tRRD)可变。(4)相对于IO线、控制线，能够并行地选择存储器单元阵列，并进行数据输入输出。(5)相对于IO线、控制线，并行地选择存储器单元阵列时的选择数根据动作规格而可变。而且，地址的分配可变。根据几个优选的方式，具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位(11)构成，具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第I总线(地址/命令总线)、相对于多个所述基本单位(11)共用地设置且进行写入数据和读出数据的传送的第2总线(RWBS)。所述第I总线具备作为管线/寄存器发挥功能的至少一个第I缓冲电路(13A)。所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路(13B)。而且，具备从所述第I总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第I控制电路(6);在数据写入时，从所述第2总线(RWBS)上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路(7)。从所述第2总线(RWBS)向多个所述基本单位分别传送来的写入数据向多个所述基本单位分别写入。而且，在数据读出时，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路(7)中，将所述到达的读出数据输出。根据几个优选的方式，可以在所述第I总线(地址/命令总线)中，在位于距第I控制电路(6)为远端侧的所述基本单位与位于近端侧的所述基本单位之间，至少具备一个第I缓冲电路(13A)，在所述第2总线(RWBS)中，在位于距所述第2控制电路(7)为远端侧的所述基本单位与位于近端侧的所述基本单位之间，至少具备一个第2缓冲电路(13B)。或者在所述第I总线(地址/命令总线)中，在相邻的基本单位之间具备第I缓冲电路(13A)，在所述第2总线(RWBS)中，在相邻的基本单位之间具备第2缓冲电路(13B)。根据几个优选的方式，所述存储器阵列由第I至第N的基本单位(11)构成(其中，N为2以上的正整数)，所述第I总线(地址/命令总线)在(N-I)对的相邻的所述基本单位之间具备(N-I)个第I缓冲电路(13A)，所述第2总线(RWBS)在将与突发长度MXN (其中，M为I以上的规定的正整数)对应的MXN位数据进行串行的输入输出的每一个数据端子具有并行的M根数据线，在(N-1)对的相邻的所述基本单位之间，具备(N-1)个第2缓冲电路(13B)。所述第I控制电路(6)按照朝向所述第I至第N的基本单位中的最远端的基本单位的地址/控制信号到朝向最近端的基本单位的地址/控制信号的顺序，依次在每个循环向所述第I总线送出。在数据写入时，所述第2控制电路(7)将从所述一个数据端子串行输入的MXN个的位数据，按照朝向所述第I至第N的基本单位中的最远端的基本单位的数据到朝向最近端的基本单位的数据的顺序，每M位地，依次并行地，在每个循环向所述第2总线(RWBS)的所述M根数据线送出(通过形成为将突发长度MXN所对应的MXN位数据每M位地向不同的N个基本单位依次传送而存储的结构，所述第2总线(RWBS)的数据线的根数 为M根)。从所述第2总线(RWBS)向所述第I至第N的基本单位(11)分别传送的M位数据向所述第I至第N的基本单位的各自的M列写入。而且，在数据读出时，从所述第I至第N的基本单位的各自的M列读出的M位数据在所述第2总线(RWBS)中并行地传送，按照所述最近端的基本单位的M位数据到所述最远端的基本单位的M位数据的顺序，依次到达所述第2控制电路，所述第2控制电路(8)从所述数据端子串行地输出MXN位的数据。根据几个优选的方式，也可以将管线/寄存器间隔地形成为能够与不同的多个突发长度最适合的结构。所述第I总线在多对的相邻的所述基本单位的各对之间具备第I缓冲电路(13A)，所述第2总线在多对的相邻的所述基本单位的各对之间具备第2缓冲电路(13B)，多个所述第I缓冲电路和多个所述第2缓冲电路中的至少I对的所述第I缓冲电路和所述第2缓冲电路作为管线/寄存器发挥功能，其余的所述第I缓冲电路和所述第2缓冲电路的管线/寄存器功能进行无效化，能够对应于不同的多个突发长度。根据优选的方式之一，更详细而言，例如，所述存储器阵列由第I至第N基本单位构成(其中，N=2~K，K为2以上的规定的正整数)，所述第I总线在(N-I)对的相邻的所述基本单位之间具备(N-I)个第I缓冲电路(13A)，所述第2总线(RWBS)在突发长度所对应的个数K的位数据进行串行输入输出的每一个数据端子具有并行的M根(其中，M为2以上的规定的正整数)数据线，在(N-1)对的相邻的所述基本单位之间具备(N-1)个第2缓冲电路(13B)，在突发长度为MXN时，(N-I)个所述第I及第2缓冲电路作为管线/寄存器发挥功能，在突发长度为MX (N/ (2~L (其中，L为I以上且K以下的规定的整数，■'为指数算子)时，可以将相邻的2~ (K-I)个基本单位汇总为I组，相邻的组间的第I及第2缓冲电路作为管线/寄存器发挥功能，其余的第I及第2缓冲电路的管线/寄存器功能无效。根据几个优选的方式，具备与多个所述基本单位(11)分别对应设置，接受向所述第I总线传送的地址/控制信号，向所述基本单位供给的多个第3缓冲电路(13C)。根据几个优选的方式，第I期间与相对于写入、读出存取而向所述第I总线的地址/命令的传送循环及在写入存取中向所述第2总线的写入数据的传送循环所构成的控制延迟(Y )对应，第2期间与在所述存储器单元阵列的所述基本单位中向选择的存储器单元的数据的写入或从选择的存储器单元的读出所进行的选择时间(α )对应，关于该第I期间和第2期间，所述第I期间对应于管线控制，由多循环构成，具有所述第2期间以上的长度。根据几个优选的方式，在读出存取中，紧接着所述选择时间，从所述各基本单位读出的数据被所述第2总线传送而到达所述第2控制电路为止的输出延迟(Y )所对应的第3期间对应于管线控制，由多循环构成，具有与所述选择时间(α )对应的所述第2期间以上的长度。根据几个优选的方式，所述第I期间和所述第3期间均具有与所述第2期间相同的长度。根据几个优选的方式，与连续输入的多个命令对应的所述第I期间及第2期间、或所述第I至第3期间为命令间的管线控制的单位。
根据几个优选的方式之一，以所述基本单位为子区块，具备包括多个子区块的区块(15)，对所述多个子区块进行多个存取。根据几个优选的方式之一，所述第2总线具备从所述第2控制电路向所述多个基本单位传送写入数据的写入专用总线(WBS :16);将来自所述多个基本单位的读出数据向所述第2控制电路(7)传送的读出专用总线(RBS :17)。所述写入专用总线(WBS :16)具备至少一个所述第2缓冲电路(13Β)，所述读出专用总线(RBS 17)具备至少一个所述第2缓冲电路(13Β)。首先说明优选的方式的一个基本原理。另外，以下，为了容易说明本发明的基本原理，适当地与前述的关联技术、专利文献I等进行对比来说明。因上述存储器阵列的向基本单位的分割或存储器的大容量化而受到控制电路(地址、命令、时间控制器)或数据控制电路(数据I/o、数据屏蔽)的控制的存储器单元阵列的个数增加，而且，控制信号的配线长或数据传送用的读写总线(RWBS)的配线也变长。因此，虽然选择时间tRC ( α )的期间的缩短不断发展，但控制延迟/输出延迟(Y )的期间的缩短未发展，在高性能化和大容量化中，要缩短α的期间时，Υ的期间所占的比例增大。S卩，存储器单元阵列内的数据信号、控制信号的传送时间(读写总线或控制信号线的延迟的期间Y)所占的比例增大。尤其在重视向存储器存取的ROW循环时间tRC ( α )的高速化(缩短)的高速存储器中，存储器单元中的字或位线、存储器单元的选择这样的存储器动作其本身的延迟(α )为支配项，相对于此，前述的控制延迟/输出延迟(Y )看起来增大。因此，为了将从外部输入的数据高效率地通过读写总线(RWBS)进行传送而进行向存储器单元的写入、以及将来自存储器单元的读出数据向读写总线(RWBS)传送而高效率地进行读出，需要实现信号传送的高速化和低耗电化这两者。根据优选的一方式，着眼于功率延迟积(=P · Td)。如上述那样，功率P由nXcXfXV2 (其中，η为元件数，C为容量，f为动作频率，V为动作电源电压)决定，但对应于控制延迟/输出延迟等的延迟(Y )(=延迟I)、选择时间(α )等的延迟(=延迟2)进行分割表示时，功率延迟积P · Td成为下式(3)。PX Td=Ii1 X C1X If1 X V12 X Tdl+n2 X C2 X f 2 X V22 X Td2...... (3)在式(3)中，下标I表示延迟I (控制延迟/输出延迟的Y )的元件数η、容量C、动作频率f、动作电源电压V,下标2表示延迟2 (选择时间α )的元件数η、容量C、动作频率f、动作电源电压V。为了削减功率而考虑能够折衷的项目时，在从系统观察的数据效率的点上，无法削减从存储器输出的数据数、向存储器输入的数据数。控制延迟/输出延迟Y在READ动作中，是从CMD (READ命令)输入到向存储器阵列基本单位11给予地址、命令为止的延迟(控制延迟)、或者是接受到从存储器阵列基本单位11向读写总线(RWBS)传送的并行数据之后的数据控制电路转换成串行数据而从数据端子输出为止的延迟(输出延迟)。从半导体存储器读出的位数据的个数对应于突发长度，因此不变。从半导体存储器开始数据的输出，而半导体存储器外部的数据总线(例如图9的总线9)由数据填埋时(B卩，数据总线中连续的各时钟循环由数据填埋，无数据的时钟循环不存在时)，外部数据比率(数据传送速度)这样的数据效率由循环α来决定。
在进行向半导体存储器的存取(例如READ存取)的系统侧，对在最初的存取中能看见的读取延迟有影响的控制延迟/输出延迟Y的期间可以忽视，由此，为了削减功率，而可以利用折衷的关系。S卩，关于数据效率，不仅着眼于数据数相对于动作频率的数据率，而且也着眼于耗电的项目，着眼于功率延迟积P · Td0为了不损害数据效率而削减耗电，在控制延迟/输出延迟Y产生的延迟时间Td和该消耗电力的项目即延迟I的成分中，可以利用折衷的关系，关于延迟I，通过减小II1X C1X X V12的功率项中的或V1,能够削减功率。而且，功率P与延迟时间Td是相反的项目。因此，在使功率P为一半时，需要想办法避免延迟时间Td成为2倍以上。另一方面，决定存储器单元的数据的输入输出数的延迟2 (选择时间α )要求恒定或减小的存储器单元阵列的结构。在上述的关联技术中，例如图6、图7表示作为动作规格的数据端子(DQ)为36根，突发长度BL=4 (数据线数=144)的结构和时间动作的例子。在图8、图9、图10中，表示了数据端子(DQ)数为36，突发长度BL=S (数据线数=288)的结构、及时间动作。在图9所示的例子中，WRITE时的控制信号、数据信号/屏蔽信号的传送花费I循环量的延迟时间(Y)，而且向有源区域10-1 (情况I)或10-2 (情况2)的数据写入的选择时间花费2循环量的延迟时间。通过图8的控制电路6、7，α被分配3循环。另一方面，突发长度=8，数据输入需要4循环，因此β成为4循环。在图10所示的例子中，在READ时，控制延迟Y被分配I循环，读取数据输出用的输出延迟Y也被分配I循环。这种情况下，α、β、Θ均成为4循环。上述的关联技术即专利文献I (日本特表2008-500668号公报)为了高效率地实施数据的读出、写入而着眼于延迟路径的延迟时间，提供缩短平均性延迟的方法。然而，仅缩短平均性延迟的方法的话，存储器其本身的循环不会缩短。而且，仅缩短平均性延迟的方法的话，在削减功率方面不充分。此外，在关联技术中，在向存储器阵列的远端的有源区域进行存取的情况和向近端的有源区域进行存取的情况下，数据传送的IO线即读写总线(RWBS)的充放电电流产生的消耗电流没有差别。
当缩短存储器单元阵列的ROW循环时间tRC (选择时间α )时，能够向存储器单元阵列进行读取或写入的数据数增加，但如上述那样，控制信号/数据信号的延迟Y相对于α所占的比例增大。根据本发明，利用α与Y的折衷的关系，在Y的延迟控制中导入管线控制。即，利用管线/寄存器对总线(多位)进行分割，并利用管线进行分割的多个区间内的信号传送。在2段管线的情况下，分割成管线/寄存器前段的总线和后段的总线，在第I循环中将第I数据组向前段的总线送出，接下来在第2循环中将第2数据组向前段的总线送出，第I数据组向管线/寄存器的输出即后段的总线传送。通过形成为这种结构，提供一种能够缓和管线每I段的时间(时间富余度)，减少并行传送用的数据线的根数，不使数据效率下降，而实现低耗电化的存储器阵列的结构。而且，提供一种实现能够进行读取、写入的数据数的增加的存储器阵列的结构。具体而言，根据本发明，向存储器阵列的控制信号/数据信号的传送(控制延迟Y)及来自存储器阵列的数据信号的传送(输出延迟Y)由多循环构成，按各循环单位对该传送进行管线控制。即，根据本发明，向传送控制信号、数据信号的总线导入至少一个管线/寄存器(缓冲器)，在通过管线/寄存器分离的前段的总线和管线/寄存器的输出侧的后段的总线上能够并存同一循环中的不同的数据。其结果是，控制信号、数据信号 的传送效率不会下降，而能够缓和管线每I段的时间(时间富余度)。另外，根据本发明，相对于管线化的数据信号(控制信号)的总线，选择多个与管线的各段对应的存储器阵列基本单位的有源区域，由此能够对应于向存储器单元阵列可读取、写入的数据数的增加。相对于此，在关联技术中，控制信号/数据信号的传送(控制延迟/输出延迟Y )未管线化，在图5、图6、图9、图10的例子中，Y为I循环。即，并行数据在I时钟循环中并行地传送到读写总线(RWBS)上。不采用管线结构，将读取、写入数据并行传送到读写总线(RWBS)上的关联技术与而能够读取、写入的数据数相同时，根据本发明，通过导入管线控制，能够将传送所述数据的路径的条数(读写总线(RWBS)的数据线的根数)削减成管线的段数量之一。如此，根据本发明，数据效率不降低，而能够实现低耗电化。另外，根据本发明，通过将Y与α完全分离，来缩短决定存储器的循环的α，并缩短循环。相对于此，在关联技术中，如图5、图7、图9、图10所示，Y包含在α中，未被分离。更详细而言，根据几个优选的方式，在数据传送用的IO线即读写总线(RWBS)中，多位数据(例如BL0、BL2)串行地依次传送到被管线控制的I根数据线上。在前一循环中向读写总线(RWBS)送出的数据BLO到达管线/寄存器，在下一循环中向与管线/寄存器的输出连接的数据线传送，BLO的下一数据即BL2向管线/寄存器的前段的数据线传送。同样地，在读写总线(RWBS)的另一根数据线上，与所述I根数据线上的数据(例如BLO、BL2)的传送分别同步地串行传送多位数据(例如BL1、BL3)。例如在WRITE时，从距数据控制电路为最远端的存储器阵列基本单位的存取区域依次地向近端侧的存储器阵列基本单位的存取区域，在读写总线(RWBS)的数据线上通过管线传送写入数据。作为一例，向最远端的存储器阵列基本单位的存取区域的数据(例如BL0)从数据控制电路向I条数据线上最早送出，向最近端的存储器阵列基本单位的存取区域的数据(例如BL2)从数据控制电路向所述I条数据线上最后送出。向读写总线(RWBS)的另一条数据线上，与所述数据线上的数据(例如BL0、BL2)的传送分别同步地串行传送多位数据(例如BL1、BL3)。并且，在选择时间(α )内，将在远端侧的存储器阵列基本单位中从读写总线(RWBS)上的管线/寄存器并行地送出的数据(BLO、BL2)、在最近端的存储器阵列基本单位中从数据控制电路向读写总线(RWBS )并行送出的数据(BLI、BL3 )在各自的有源区域向存储器单元写入。另一方面，在READ时，来自最近端的存储器阵列基本单位的存取区域的读出数据首先传送到读写总线(RWBS)的I条数据线上，最早到达数据控制电路，来自最远端的存储器阵列基本单位的存取区域的读出数据被传送到同一数据线上，最后到达数据控制电路。通过上述结构，根据本发明，能够削减读写总线(RWBS)的数据线的根数。例如在图6的结构中，相对于数据端子=36根且突发长度BL=4的结构，读写总线(RWBS)的数据线的根数成为36X4=144根。
相对于此，根据本发明的一方式，相对于数据端子36根且突发长度BL=4的结构，作为读写总线(RWBS)的数据线的根数，需要为36X2=72根。即，根据本发明的一方式，数据线的根数为一半。通过使数据线的根数为一半，能够削减因数据线的充放电所消耗的电力。关于向存储器阵列基本单位传送控制信号的路径，也同样地具备管线/寄存器，进行管线控制。如上所述，专利文献I的公开是通过缩短平均性延迟来使处理的数据数增加。即，通过平均性延迟Θ的削减，而削减从命令(CMD)输入到能够输入下一命令(CMD)的时间β。相对于此，根据本发明，通过利用延迟Θ (延迟I的Y)与功率的折衷的关系，来维持或削减选择时间(α )的循环数，使处理的数据数增加，并实现功率的削减。通过将数据串行传送到进行向存储器阵列基本单位的数据的输入输出的读写总线(RWDB)上，不会减少向存储器阵列能进行写入、读取的数据数，而能够减少读写总线(RWDB)的数据线(10线)的根数。反之，在使数据线的根数与既存的数据线的根数相同时，提供一种能够写入、读取更多的数据的结构。例如在图6的结构(X36XBL4=144)中适用本发明时，能够实现X36XBL8=288的数据的写入、读取。此外，根据本发明，在向远端的有源区域进行存取的情况及向近端的有源区域进行存取的情况下，能够减少控制信号、数据信号的传送时产生的充放电电流，实现消耗电流的减少。这是因为，在传送数据的IO线(数据线)上，通过在存储器阵列基本单位之间具备管线/寄存器(缓冲器)，而在数据线被分割，数据控制电路的I个驱动器中，只要对分割后的数据线进行驱动即可。关于地址/命令信号等的控制信号，也同样地，传送控制信号的控制线在存储器阵列基本单位之间具备管线/寄存器(缓冲器)，进行分割。相对于此，在图6等的关联技术中，数据控制电路的I个驱动器对从近端到远端共用地架起的数据线进行驱动，因存储器容量的增大等，而负载增加，对应于此，使驱动器的电流驱动能力增加，数据信号的传送时产生的充放电电流增加。关于地址/命令等的控制信号也存在同样的问题。而且，根据本发明，通过降低向存储器阵列传送的控制信号、数据信号的驱动电压(振幅)，而削减消耗电力。以下，基于几个实施方式进行说明。〈实施方式1>图11是说明本发明的实施方式I的结构的图。在图11中，对与图6、图8等相同或同等的要素标注同一参照符号。以下，主要说明与图6的关联技术的不同点。分割成与时钟同步的管线结构所适合的多个阵列(基本单位11)，以时钟信号CLK的周期为基准，对地址、命令、时间信号等的控制信号和数据传送用的IO线即读写总线(RWBS)上的数据信号进行分割，从而对控制信号、数据信号的传送进行管线控制。如图11所示，对应于存储器阵列的基本单位11而具备与地址/命令总线连接的双方向的缓冲器(地址/命令缓冲器)13C和接受地址/命令缓冲器13C的输出(地址、命令、时间信号)并控制存储器阵列的基本单位11的地址/命令子控制器12。此外，具备向传送地址/命令等的控制信号的地址/命令总线(ADDRESS/CMD BUS)插入且作为管线/寄存器发挥功能的缓冲器13A、向读写总线(RWBS)插入且作为管线/寄存器发挥功能的缓冲器13B。地址/命令子控制器12接受由地址/命令缓冲器13C保持的地址/命令，向存储器阵列基本单位11输 出。输入与地址/命令总线(ADDRESS/CMD BUS)连接的缓冲器13C的输出与地址/命令子控制器12的输入连接，对地址/命令进行锁存。从地址/命令/子控制器12输出的X地址(行地址)和控制信号向ROW系的控制器和X译码器(CTRL、XDEC)输入。控制电路(地址/命令/时间控制器)6与图6、图8同样地，接受来自内部时钟、地址、命令生成部8的地址、命令、内部时钟信号，向地址/命令总线(ADDRESS/CMD BUS)输出地址/命令/时间信号。另外，在图11的例子中，各缓冲器13为双方向的缓冲器(参照图31 (A))，但例如缓冲器13C等为单方向性的缓冲器结构时，也可以形成图31 (B)所示那样的结构。缓冲器13A、13B如图31 (A)所示，在双方向的数据缓冲器13A中，具备在允许写入(WRITE Enable) +地址空间选择逻辑为激活状态(有源)时(允许写入为激活状态，且地址空间选择逻辑为激活状态时)，使RWBS130的WRITE数据的信息通过RWBS134，在允许写入+地址空间选择逻辑为非激活状态时(即，允许写入为非激活状态及/或地址空间选择逻辑为非激活状态时)，成为断开状态(Hi-Z)的三态缓冲电路131 ;在允许读出(READ Enable)+地址空间选择逻辑为激活状态(有源)时(允许读出为激活状态，且地址空间选择逻辑为激活状态时)，使RWBS 134的READ数据通过RWBS 130侧，在允许读出+地址空间选择逻辑为非激活状态时(即，允许读出为非激活状态及/或地址空间选择逻辑为非激活状态时)，成为断开状态(Hi-Z)的三态/缓冲电路132。缓冲电路131的输出与锁存电路133连接。锁存电路133具备两个逆变器，一个逆变器将另一个逆变器的输出作为输入，输出与另一个逆变器的输入连接。允许写入在WRITE时被激活，在地址信号对应于与RWBS134侧连接的存储器阵列基本单位时，地址空间选择逻辑形成为有源。使允许写入或地址空间选择逻辑例如与对循环进行规定的存储器CLK同步地激活。允许读出在READ时被激活，地址信号对应于与RWBS134侧连接的存储器阵列基本单位时，地址空间选择逻辑形成为有源。使允许读出或地址空间选择逻辑与对循环进行规定的存储器CLK同步地激活。此外，在图26的实施方式4中，可以相对于几组的缓冲器13A、13B，通过将允许读出+地址空间选择逻辑、允许写入+地址空间选择逻辑固定化为非激活状态，使基于该缓冲器13A，13B的管线控制(管线/寄存器)的功能无效。
如图31 (B)所示，缓冲器13B具备在允许(Enable)+地址空间选择逻辑的信号为激活(有源)时，输出地址/命令总线137的地址/命令，在允许+地址空间选择逻辑为非激活状态时，成为断开状态(Hi-Z)的三态缓冲电路135。缓冲电路135的输出与锁存电路136连接。锁存电路136具备两个逆变器,一个逆变器将另一个逆变器的输出作为输入,输出与另一个逆变器的输入连接。允许(Enable)在存取时被激活，在缓冲电路135对应于存取对象的存储器阵列基本单位时，向该缓冲电路135输入的允许+地址空间选择逻辑形成为有源。在图11中，数据端子(与内部数据总线9连接的端子)的根数为36根，突发长度BL=4,读写总线(RWBS)具有36 X 2=72根的双方向的数据总线。在图的下侧的存储器阵列基本端子11中延伸的读写总线(RWBS)经由缓冲器13B，在图11的上侧的存储器阵列基本端子11中延伸。与突发长度=4对应的4列数据BL(TBL3中的BLO、BLl的2位数据在BL2、BL3之前，从数据控制电路7向读写总线(RWBS)的2根数据线上并联输出，由缓冲器13B锁存之后向有源区域10-1传递。在BLO、BLl这2位数据由缓冲器13B锁存的时刻，BL2、BL3这2位数据从数据控制电路7输出到先传送了 BL0、BL1的两根数据线上，向有源区域10_2 传递。另外，在后传送到读写总线(RWBS)的2位上的BL2/3数据未被缓冲器13B锁存，向图11的上侧的存储器阵列基本端子11的有源区域10-1传递。图35是表示缓冲器13A、13B、13C和存储器阵列基本单位的结构例的图。另外，存储器阵列基本单位11与图4为相同结构，具备列译码器3。地址/命令总线上的地址信号从缓冲器13C向行译码器(XDEC)输入，Y地址向列译码器(YDEC)输入。地址/命令总线的控制信号(命令信号)从缓冲器13C向控制电路(CTRL)输入。读写总线(RWBS)与数据放大器/写入放大器5连接，经由主IO线、局部IO线，与经由根据来自YDEC的列选择信号而接通的Y开关所选择的列的读出放大器连接。另外，在图35中，相对于最近端的存储器阵列基本单位11，图中的下侧的缓冲器13A、13B是控制电路7、数据控制电路6，相对于最远端的存储器阵列基本单位11，图中的上侧的缓冲器13A、13B成为总线的终端电路。图12是说明图11的写入动作的时间动作的图。图13是说明图11的读取动作的图。在图11中，对应于突发长度=4而BL0-BL3的4位数据以双数据率串行地向36根数据端子(DQ)的各端子输入。对有源区域10-1、10-2进行控制的地址信号/控制信号/时间信号和向有源区域10-1、10-2写入的数据(BL0/1、BL2/3)从控制电路6及数据控制电路7在2循环(Y的期间中)以内传送。此时，以向有源区域10-1写入BL0/BL1的数据并向有源区域10-2写入BL2/3的数据的方式进行分配。对存储器阵列基本单位11的有源区域10-1、10-2进行控制的行(ROW)地址既可以在有源区域10-1、10-2中共用，也可以不同。在关联技术(图7、图9)中，在控制信号或数据信号的传送中使用的期间Y为I循环，但如图12所示，在本实施方式中，在控制信号或数据信号的传送中使用的期间Y为2循环。向有源区域10-1传送的控制信号/数据信号的延迟Y (10-1控制延迟)为2循环，向有源区域10-2传送的控制信号/数据信号的延迟Y (10-2控制延迟)比10-1控制延迟短。子控制器12接受由控制电路6生成的时间信号，新生成或修正时间信号，由此生成ROW循环时间tRC的期间α，然后，通过缓冲器13C等保持信息，由此来保障期间α内的存储器阵列的基本单位11的向存储器单元的写入动作。如图12所示，在本实施方式中，在行(ROW)循环时间tRC的期间α (=2循环)内，将突发长度=4的串行输入的写入数据(BL0-BL3)中的BL0、BL1的数据向有源区域10_1并行写入，将BL2、BL3的数据向有源区域10-2并行写入。在READ时，如图13所示，有源区域10-1的控制延迟、输出延迟Y均为2循环，有源区域10-2的控制延迟、输出延迟比有源区域10-1的控制延迟、输出延迟短。在选择时间α (2循环)内，从有源区域10-1进行BL0/1这2位数据的读出，从有源区域10-2进行BL2/3这2位数据的读出。在输出延迟Y下，BL2/3这2位数据从有源区域10_2在I循环内到达数据控制电路7。BL2/3这2位数据从有源区域10-1经由缓冲器13C历时2循环，比BL2/3这2位数据慢地到达数据控制电路7。数据控制电路7将BL2、BL3、BL0、BL1这并 行4位数据转换成串行4位，从数据端子以2循环(双数据率)输出。在整体中，从36根数据端子输出串行4位的读出数据。从输入CMD (READ)开始到输出最初的位数据BL2为止的循环为5 (延迟Θ )。WRITE,READ均根据远端的存储器单元的特性来决定控制延迟/输出延迟，连续命令的投入间隔(CMD to CMD期间β)为2循环，有源区域的选择时间α为2循环。图14是说明图11的实施方式I中的另一写入动作例的时序图。对应于突发长度=4，列BL(TBL3这4位数据的串行输入需要2循环。在BLO、BLI —致的时刻，开始向存取区域10-1传送控制信号、数据信号。先达到一致的BL0/BL1数据从数据控制电路7经由缓冲器13B并朝向有源区域10-1，以2循环(2段管线)传送到读写总线(RWBS)上(10-1控制延迟)。当BL0/BL1数据之后串行输入的BL2/BL3数据一致时，开始向存取区域10-2传送控制信号、数据信号。BL2/BL3数据从数据控制电路7朝向有源区域10-2传送到读写总线(RWBS)上(10-2控制延迟)。在控制延迟Y下，作为2段的管线结构(管线I/管线2)，而传送控制信号及数据信号。分别输入被传送到地址/命令总线、读写总线(RWBS)上的向有源区域10-1的控制信号、数据信号的缓冲器13Α、13Β的输出、与从控制电路6、7向地址/命令总线、读写总线(RWBS)上的有源区域10-2的控制信号、数据信号的输出在时间上重合。地址/命令等的控制信号向缓冲器13C输入，通过控制XDEC电路，来选择存储器阵列的有源区域10-1、10-2。通过2段管线(管线I/管线2)，将BL0/1数据向有源区域10_1传送。而且，通过与管线2对应的I段管线(管线2)，使BL2/3数据到达了有源区域10-2之后，通过第3段的管线(管线3)，实际向存储器单元阵列的有源区域10-1、10-2写入数据(ROW循环时间tRC α X图15是表示图11的实施方式I的另一读取动作例的时序图。在输入CMD (READ命令)时，朝向有源区域10-1、10-2，来自控制电路6的控制信号(命令)/地址信号经由缓冲器13A通过控制延迟Y的2段管线(管线I/管线2)而传送到地址/命令总线上。此外，在图15中，来自控制电路6的控制信号(命令)/地址信号朝向有源区域10-1,10-2表现作为不同的信号(10-1控制延迟、10-2控制延迟)，但也可以作为共用的信号进行传送。共用的信号在消耗电力的观点上的效率高。
来自控制电路6的控制信号(命令)/地址信号在有源区域10-1和10-2上共用时，在第I循环内，从控制电路6输出到地址/命令总线上的控制信号(命令)/地址信号经由缓冲器13A，在第2循环内传送到有源区域10-1。在该第2循环内，控制电路6保持与第I循环相同的控制信号(命令)/地址信号，输出到地址/命令总线上，向有源区域10-2传送。在第2循环内也保持相同的信号(在第I循环内为高/低时，保持高/低)，由于没有充放电的开关，因此在消耗电力的观点上效率高。然后，利用第3段的管线(管线3)，在ROW循环时间α的期间内，实施来自存储器单元阵列的数据读出。将在图14的写入动作中说明的BL0-3数据读出时，从有源区域10_1，将BL0/1数据经由读写总线(RWBS)的缓冲器13C借助2段管线(管线4/5)向数据控制电路7读出，从有源区域10-2，将BL2/3数据经由读写总线(RWBS)借助I段管线(管线4)向数据控制电路7读出。从读写总线(RWBS)先到达数据控制电路7的BL2/3先按照BL2、BL3的顺序被串 行输出，接着，BLO/1按照BLO、BLl的顺序被串行输出。从CMD输入开始到最初的数据BL2输出为止的循环数为5 (=延迟Θ)。另外，关于BL0-BL3的输出的顺序，在向数据端子输出的阶段，可以进行排列改换。或者不进行排列改换，而作为规格来定义顺序。另外，图14、图15关于连续的命令(CMD)的第2个、第3个，省略了内部动作(未图示)。返回图12、图13，在连续命令输入的情况下，通过控制信号和数据信号的控制延迟(Y )及ROW循环时间(α )的管线动作，来缩短ROW循环时间(α :选择时间)的外观上的循环。即，在图12所示的例子中，相对于I个之前输入的命令(CMD)的ROW循环时间(α :选择时间)与相当于本次的CMD的控制信号和数据信号的控制延迟(Y )在时间上重合(同一时间内并存)，而进行管线动作。在图13所示的例子中，相对于I个之前输入的CMD的ROW循环时间(α :选择时间)与相当于本次的CMD的控制信号和数据信号的控制延迟在时间上重合(同一时间内并存)，进行管线动作，相对于I个之前输入的CMD的输出延迟(Y )与相当于本次的CMD的ROW循环时间(α :选择时间)在时间上重合(同一时间内并存)，进行管线动作。通过对传送地址、命令等的控制信号的地址/命令总线、数据信号传送用的IO线即读写总线(RWBS)进行管线控制，而使控制信号和数据信号的控制延迟(Y )从ROW循环时间(α :选择时间)分离，对应于管线控制而将Y的期间形成为多循环(关联技术1循环，本实施方式2循环)，通过缩短α的循环数并使其与Y的循环数一致(关联技术3循环，本实施方式2循环),在时间上前后投入的命令间,进行使与前一命令对应的α和后一命令的Y等在时间上重叠的管线动作。以上，利用缓冲器(管线/寄存器)对存储器单元阵列内的控制电路6、7的控制信号、数据信号的信号线进行管线化，通过具备将这些信号线分割成距控制电路6、数据控制电路7近的存储器阵列和远的存储器阵列进行控制的子控制器12，而将控制信号/数据信号的延迟(控制延迟/输出延迟Y )与ROW循环tRC ( α )分离，通过缩短α，来实现避免外部数据的输入输出数据的数据率的下降的存储器单元阵列的结构。
接下来，说明利用了折衷的关系的耗电的削减，本实施方式的存储器单元阵列结构中的读写总线(RWBS)。关于α，Υ，Θ，与关联技术比较时，成为表I。在图7 (A)、(B)的关联技术中，以控制延迟Y :1循环，选择时间α :3循环，延迟Θ :4循环，命令间隔β :3循环为基准。在实施方式I中，控制延迟/输出延迟2循环(=2γ )，选择时间2循环(=(2/3)α)，延迟=4循环(=(5/4) Θ )，命令间隔=2循环(=(2/3) β )表I
Tdl (1/fl) Td2 (l/f2)延迟命令间隔
关联技术Icycle=I Y 3cycle=l a4cyle=l Θ3cycle=l β
实施方式 I 2cycle=2 Y 2cyle= (2/3) a 5cycle= (5/4) Θ2cycle= (2/3) β
变形例3cycle=3 Y 3cycle=l α7. 5cycle= (15/8) Θ 3cycle=l β图7 (Α)、图7 (B)的关联技术的控制延迟Y的功率(电力)为P=IiXcXf1XV^在实施方式I中，控制延迟Y为2循环，为关联技术的2倍，但通过管线控制，以I循环单位，来驱动读写总线(RWBS)的数据线(由管线/寄存器分割成两部分，因此为关联技术的1/2的长度，所以容量C为关联技术的数据线的容量c的1/2)，驱动频率为与关联技术相同的H。在实施方式I中，在读写总线(RWBS)中，对位数据进行并行传送的数据线根数为关联技术η的1/2，数据线由管线/寄存器分割为两部分，数据线的容量为c/2，但由于为2段管线，因此总容量为(c/2) X2。结果是，实施方式I的控制延迟Y的功率Pl= (n/2) X(c/2) X2Xf1XV2=P/20即，成为关联技术的1/2。将选择时间的延迟缩短为(2/3)，在功率·延迟积=恒定时，功率成为3/2倍。在WRITE动作中，根据实施方式I与关联技术的各自的控制延迟、选择时间的功率的总和之比，实施方式I和关联技术的功率之比大致由以下给出。实施方式I/ 关联技术=(1/2+3/2)/ (1+1) =100%在READ动作中，根据实施方式I与关联技术的各自的控制延迟、选择时间、输出延迟的功率的总和之比，实施方式I/关联技术=(1/2+3/2+1/2)/ (1+1+1)=83. 3%在实施方式I的变形例中，为了使从系统观察时能够输入输出数据数恒定来比较半导体存储器，而使α及β —致。在功率延迟积相同且延迟Tdl能够设定为3 Y (3循环)时，理想的情况是使电力下降成1/3。与控制延迟Y相关的控制电路6、7的动作和读写总线(RWBS)中的数据输入输出的消耗电力与关联技术相比，成为1/3倍。在该变形例中，ROW循环时间为α，在存储器阵列的动作下一致，因此该消耗电力保持为关联技术的I倍的状态。控制信号/数据信号的延迟(控制延迟Y)中的消耗电流相对于ROW循环时间α中的消耗电流成为不会看漏的大小，在成为大致同等时，从上述功率延迟积=恒定导出的消耗电力整体之比在WRITE动作中，变形例/关联技术=(1/3+1)/ (1+1) =66%，在READ动作中，变形例 / 关联技术=(1/3+1+1/3)/ (1+1+1)=55. 5%实际的电路设计复杂，在通过上述那样的简单计算有未能决定消耗电力的情况，但即使Y中的消耗电流仅成为一半的话，整体的消耗电流也成为75%。通过本实施方式的存储器单元阵列的结构，能够削减消耗电力。Y中的消耗电流相对于α中的消耗电流，无法忽视，而且，在(Y中的消耗电流)> (α中的消耗电流)进展时，本发明的效果进一步增大。接下来，在实施方式I中，说明存储器单元阵列结构中的读写总线(RWBS)的数据线(10线)。通过向有源区域10-1、10-2分别分配BL0/1和BL2/3，而利用72数据量的数据线(10线)能够输入输出数据端子X 36、脉冲4 (BL0-3)的144数据。相对于此，在图6的关联技术中，通过144数据量的数据线(10线)从控制电路7进行数据的输入输出。这是因为，在实施方式I中，作为存储器单元阵列的结构，对读写总线(RWBS)的数据线(IO线)进行管线控制，分时地进行串行传送。从144根数据线(10线)变成由72根数据线(10线)，在存储器单元阵列内进行数 据输入输出，因此作为配线资源，能够有效利用减少的72根数据线(10线)的量。例如能够在数据线(10线)用的配线资源的区域设置电源配线。反之，在关联技术中，相对于最大288根IO线的结构，根据实施方式1，能够进行576的数据的输入输出。<实施方式2>半导体存储器通常将多个动作规格在同一芯片内进行切换。接下来，作为实施方式2，表示X 36的突发长度8的说明，且表示与实施方式I的内部的切换规格。图16示意性地表示突发长度=8时的实施方式2的结构。在突发长度=4的所述实施方式I中，将存储器阵列的基本单位11分割成两部分，但如图16所示，在实施方式2中，将存储器阵列的基本单位11分割成四部分，向有源区域10-1、10-2、10-3、10-4分别分配列BL0/l、BL2/3、BL4/5、BL6/7。相对于突发长度=8且数据端子的根数=36根，读写总线(RWBS)的数据线根数为72根。来自控制电路6的地址/命令总线、与数据控制电路7连接的读写总线(RWBS)分别具备各三个缓冲器(管线/寄存器)13A、13B，对应于从近端到远端的存储器阵列的基本单位11而构成4段管线。图17是说明图16的WRITE动作的时间动作的图。图18是说明图16的READ动作的图。在图16中，按照突发长度=8进行写入的8列BL0-BL7所对应的8位数据以双数据率(4循环)串行地向36根数据端子(DQ)的各端子输入。控制延迟Y对应于4段管线，分配4循环。控制有源区域10-1的地址信号、命令信号(地址、控制信号/时间信号)和向有源区域10-1写入的数据(BL0/1)在CMD输入的接下来的第2个时钟循环中，从控制电路6及数据控制电路7向第I个存储器阵列基本单位所对应的区间的地址/命令缓冲器、读写总线(RWBS)输出，在第3、4、5个时钟中从第I段、第2段、第3段的缓冲器13A、B依次传送到第2个、第3个、第4个存储器阵列基本单位的区间的地址/命令缓冲器、读写总线(RWBS)。10-1控制延迟是从第2个时钟循环至第5个时钟循环这4循环。对有源区域10-2进行控制的地址信号/控制信号/时间信号和向有源区域10-2写入的数据(BL2/3)在第3个时钟内从控制电路6及数据控制电路7，向第I个存储器阵列基本单位所对应的区间的地址/命令缓冲器、读写总线(RWBS)输出，在第4、5个时钟内，从第I段、第2段的缓冲器13A、B依次向第2个、第3个存储器阵列基本单位的区间的地址/命令缓冲器、读写总线(RWBS)传送。10-2控制延迟是从第3个时钟循环至第5个时钟循环这3循环。对有源区域10-3进行控制的地址信号/控制信号/时间信号和向有源区域10-3写入的数据(BL4/5)在第4个时钟内从控制电路6及数据控制电路7，向第I个存储器阵列基本单位所对应的区间的地址/命令缓冲器、读写总线(RWBS)输出，在第4个时钟内从第I段的缓冲器13A、B向第2个存储器阵列基本单位的区间的地址/命令缓冲器、读写总线(RWBS)传送。10-3控制延迟是从第4个时钟循环至第5个时钟循环这2循环。对有源区域10-4进行控制的地址信号/控制信号/时间信号和向有源区域10-4写入的数据(BL6/7)在第5个时钟内从控制电路6及数据控制电路7向第I个存储器阵列基本单位所对应的区间的地址/命令缓冲器、读写总线(RWBS)输出。10-4控制延迟仅是第5个时钟这I循环。
从第6个至第9个时钟循环这4循环是选择时间α，向4个存储器阵列的基本单位的有源区域10-1、10-2、10-3、10-4进行并行2位BL0/BL1、并行2位BL2/BL3、并行2位BL4/BL5、并行2位BL6/BL7的写入。CMD to CMD期间β是4循环，在第5个时钟循环内，接下来的CMD所对应的8位串行数据BL0-BL7的最初2位BL0、BL1串行地输入。另外，对存储器阵列基本单位11的有源区域10-1、10-2进行控制的ROW地址既可以在有源区域10-1、10-2中共用，也可以不同。在关联技术(参照图7、图9)中，在控制信号或数据信号的传送中使用的期间Y为I循环，但如图17所示，在本实施方式中，在控制信号或数据信号的传送中使用的期间Y为4循环。向有源区域10-1、10-2、10-3、10-4传送的控制信号/数据信号的延迟(10_1、10_2、10-3、10-4控制延迟)为4、3、2、1循环。在本实施方式中，通过子控制器12来接受由控制电路6生成的时间信号，子控制器12通过新生成或修正时间信号，而生成ROW循环时间tRC的期间α，然后，通过缓冲器13C等来保持信息，从而对期间α内的存储器阵列的基本单位11的向存储器单元的写入动作进行保障。在本实施方式中，在READ时，如图18所示，向有源区域10-1的地址信号、命令信号(地址、控制信号/时间信号)在第I个时钟内从控制电路6向地址/命令总线输出，经由3段的缓冲器13A，历时4循环，向有源区域10-1传送。向有源区域10-2的地址信号/命令信号在第2个时钟内，从控制电路6向地址/命令总线输出，从控制电路6经由2段的缓冲器13A，历时3循环向有源区域10-2传送。向有源区域10-3的地址信号/命令信号在第3个时钟内，从控制电路6向地址/命令总线输出，从控制电路6经由3段的缓冲器13A，历时2循环向有源区域10-3传送。向有源区域10-4的地址信号/命令信号在第4个时钟内，从控制电路6向地址/命令总线输出，向有源区域10-4传送。从第5个至第8个时钟循环这4循环内，从有源区域10-广10-4读出BLO、BLl、BL2、BL3、BL4、BL5、BL6、BL7。在第9个时钟循环内，来自有源区域10-4的读出数据BL6、BL7并行地到达数据控制电路7，在第10个时钟循环内，按照数据BL6、7的顺序以2位串行的方式输出。从有源区域10-3读出的数据BL4、BL5经由缓冲器13B在第10个时钟循环内并行地到达数据控制电路7，在第11个时钟循环内按照数据BL4、5的顺序进行2位串行输出。从有源区域10_2读出的数据BL2、BL3经由2段的缓冲器13B在第11个时钟循环内并行地到达数据控制电路7，在第12个时钟循环内按照数据BL2、3的顺序以2位串行的方式输出。从有源区域10_1读出的数据BLO、BLl经由3段的缓冲器13B在第12个时钟循环内并行地到达数据控制电路7，在第13个时钟循环内按照数据BL0、1的顺序以2位串行的方式输出。在整体上，从36根数据端子输出串行8位的读出数据。从输入CMD (READ)开始到最初的位数据BL6输出为止的循环数为9 (延迟0=9)。无论是WRITE还是READ动作按照远端的存储器单元的特性来决定控制延迟/输出延迟，连续命令的投入间隔(CMD和下一 CMD之间的期间β )为4循环，控制延迟/输出延迟为4循环，有源区域的选择时间α为4循环。图19是以管线来表示图17的写入动作的图。对应于突发长度=8而8位/串行地输入的BL0-BL7中的串行输入的BL0、BL1的向有源区域10_1的读写总线(RWBS)上的2位并行传送的控制延迟(10-1控制延迟)是时钟循环2-5的4段管线(管线I-管线4)，串行输入的BL2、BL3的向有源区域10-2的读写总线(RWBS)上的2位并行传送的控制延(10_2 控制延迟)是时钟循环3-5的3段管线(管线2-管线4)，串行输入的BL4、BL5的向有源区域10-3的读写总线(RWBS)上的2位并行传送的控制延迟(10-3控制延迟)是时钟循环4_5的2段管线(管线3-管线4)，串行输入的BL6、BL7的向有源区域10_4的读写总线(RWBS)的2位并行传送的控制延迟(10-4控制延迟)是时钟循环5的I段管线(管线4)。向有源区域10-f 10-4的写入(ROW循环(α ))通过第5段的管线(管线5)5来进行，α是4循环。图20是以管线来表示图17的连续WRITE动作的图。CMD to CMD期间β是4循环。前一 CMD (WRITE命令)的控制延迟Y结束的时钟循环5的下一时钟循环6至时钟循环9这4循环为下一 CMD (WRITE命令)的控制延迟Y，下一 CMD (WRITE命令)的控制延迟Y与前一 CMD的10-广10-4的选择时间在时间上重合。图21是以管线来表示图18的连续READ动作的图。进行向有源区域10_1的地址、命令的向地址/命令总线的传送的控制延迟(10-1控制延迟)是时钟循环2-5这4段管线(管线1-4)，进行向有源区域10-2的地址、命令的向地址/命令总线的传送的控制延迟(10-2控制延迟)是时钟循环3-5这3段管线(管线2-管线4)，进行向有源区域10_3的地址、命令的向地址/命令总线的传送的控制延迟(10-3控制延迟)是时钟循环4-5这2段管线(管线3-管线4)，进行向有源区域10-4的地址、命令的向地址/命令总线的传送的控制延迟(10-4控制延迟)是时钟循环5的I段管线(管线4)。时钟循环6-9从有源区域10-Γ10-4分别读出2位数据。从有源区域10-4读出的2位数据BL6、BL7在时钟循环10内经由读写总线(RWBS)向数据控制电路7供给，在时钟循环11内，按照BL6、BL7的顺序，串行地输出。从有源区域10 — 3读出的2位数据BL4、BL5在时钟循环10内向读写总线(RWBS)输出，经由I段的缓冲器13B向数据控制电路7供给，在时钟循环12内按照BL4、BL5的顺序，串行地输出。从有源区域10 — 2读出的2位数据BL2、BL3在时钟循环10内向读写总线(RWBS)输出，经由2段的缓冲器13B在时钟循环11内向数据控制电路7供给，在时钟循环13内在时钟循环12内按照BL2、BL3的顺序，串行地输出。从有源区域10 — I读出的2位数据BL0、BL1在时钟循环10内向读写总线(RWBS)输出，经由3段的缓冲器13B在时钟循环11内向数据控制电路7供给，在时钟循环14内按照BLO、BLl的顺序，串行地输出。图22是表示WRITE to READ的动作例的时间图。CMD间期间为4循环。时钟循环2-5在WRITE命令的控制延迟、时钟循环5内输入下一 CMD (READ),时钟循环6_9的READ的控制延迟和WRITE的选择时间在时间上重合。时钟循环10-13为READ的选择时间。时钟循环10-13为READ的输出时间。在时钟循环15-18下，输出8位串行位BL6、BL7、BL4、BL5、BL2、BL3、BL0、BL1。图23是表示READ to WRITE的动作例的时间图。CMD间期间是4循环。时钟循环2-5在READ命令的控制延迟、时钟循环5内输入下一 CMD (WRITE)，在时钟循环5_8这4循环内输入8位串行数据，时钟循环6-9的READ的控制延迟与WRITE的选择时间在时间上重合。时钟循环10-13是READ的选择时间，时钟循环10-13是WRITE的输出时间，是READ的输出延迟。在时钟循环11-14下，输出8位串行位乩6、81^7、81^4、81^5、81^2、81^3、81^0、81^1。
在实施方式2的情况下，在突发长度=8的设定中，控制延迟Y=4循环，选择时间α =4循环,命令间隔=4循环，READ时的延迟=9。在实施方式2中，与实施方式I同样地，通过延长控制延迟/输出延迟Y的时间而能够采用低耗电化机构。而且，数据数相对于28810线，为7210线即可，因此除了能够有效利用配线资源之外，与实施例I同样地在处理多个数据时，该结构能够进行4倍读出、写入，因此能够处理最大1152数据。<实施方式3>图24是用于说明突发长度切换的图。数据端子的根数=36，突发长度为8，从I个数据端子串行输入/输出的8位数据向有源区域的8列BL0-7写入或从8列BL0-7读出，对应于36根数据端子，读写36X8根=288数据。这种情况的动作与实施方式2相同。在突发长度为8至4 (BL0-3)时，通过使处于有源区域10_1与10_2之间的缓冲器13A1U3B1进行的管线控制和处于有源区域10-3与10_4之间的缓冲器13A3U3B3进行的管线控制无效(管线非激活)(管线休止)，而与实施方式I的动作相同。在使缓冲器的管线控制无效，即，使管线/寄存器功能无效时，缓冲器13A1U3B1、缓冲器13A3U3B3不进行锁存动作，而跳过输入，进行输出。例如缓冲器(13A1、13B1、缓冲器13A3、13B3)由开关和触发器构成，包括按照时钟信号等控制成跳过状态和保持状态的锁存(D型锁存)的情况，对开关进行接通固定，始终跳过输入，进行输出。在使该缓冲器作为管线/寄存器发挥功能时，例如使开关接通/断开，在每个循环单位对输入进行取入保持。此外，在数据端子数=36，突发长度=2 (BL0、BL1)的情况下，使缓冲器13A1、13B1、缓冲器13A3、13B3进行的管线控制无效，并使有源区域10_2、10_3之间的缓冲器13A2、13B2进行的管线控制无效。在实施方式3中，能够形成为因存取路径的远近而延迟Θ和CMDto CMD期间β可变的规格。有源区域为Χ36Χ2位=7210量时，将突发长度=8 (BL0-7)的存储器阵列(缓冲器13Α1-Α3、13Β1-Β3激活)切换成突发长度=2 (BL0-1)的情况下(仅缓冲器13Α2、13Β2为激活，13Α1、A3U3BU Β3为非激活)，存取的有源区域10_1、10_2、10_3、10_4根据选择地址，为任一个就充分。在存取的有源区域10-1、10-2、10-3、10-4中使CMD to CMD期间的β可变。图25是在实施方式3中，说明READ动作的突发长度的切换的时序图。
在实施方式3中，将突发长度=8切换成突发长度=2。这种情况下，在存取的有源区域10-1、10-2、10-3、10-4中使CMD to CMD期间的β可变。参照图25 (Α)，在从存取区域10-1对BL0、BL1进行READ时，4循环的10_1控制延迟、10_1选择时间=2循环，10_1输出延迟=4循环，延迟θ=10。CMD to CMD期间β=10。参照图25 (B)，从存取区域10_2对BL2、BL3进行READ时，3循环的10_2控制延迟、10_2选择时间=2循环，10-3输出延迟=3循环。延迟θ=8。CMD to CMD期间β=8。参照图25 (C)，从存取区域10_3对BL4、BL5进行READ时，2循环的10-2控制延迟、10_2选择时间=2循环，10_2输出延迟=2循环。延迟θ=6。CMD to CMD期间β=6。参照图25(D)，在从存取区域10-4对BL6、BL7进行READ时，I循环的10-4控制延迟、10-4选择时间=2循环，10-4输出延迟=2循环。延迟Θ =4。CMDto CMD 期间 β=4。在有源区域 10-1、10-2、10-3、10-4 中，CMD to CMD 期间 β、延迟 Θ 可变。<实施方式4>在存储器阵列基本单位11中由于具备子控制器12，因此能够将有源区域分别构成为子区块。图26是说明本发明的实施方式4的图。在图26中，每一个区块14具备4个 子区块15，地址/命令总线、读写总线(RWBS)具备作为管线/寄存器发挥功能的3段的缓冲器13Α1、13Β1、缓冲器13Α2、13Β2、缓冲器13Α3、13Β3。在突发长度=8的情况下，8列(BL0-7)所对应的8位的数据BL0-BL7串行地向一个数据端子输入输出，相对于36根数据端子，读写总线具备36X2根数据线。突发长度=8所对应的BL0-BL7中的BL0/1经由3个缓冲器13Β在读写总线中传送，向存取区域10-1进行写入/读出，BL2/3经由2个缓冲器13Β在读写总线中传送，向存取区域10-2进行写入/读出，BL4/5经由I个缓冲器13Β在读写总线中传送，向存取区域10-3进行写入/读出，BL6/7在读写总线中传送，向存取区域10-4进行写入/读出。将突发长度=8用的阵列切换成突发长度=2时，能够形成为在有源区域10-1、10-2、10-3、10-4 中可使 CMD to CMD 期间变化为 β —I、β—2、β—3、β—4 的规格。而且，将区块14分割成子区块15进行控制。相对于区块14内的多个有源区域10-广10-4，通过子区块的控制，能够向多个有源区域进行存取。这种情况下，在地址/命令总线(控制信号线)的传送路径、读写总线(RWBS)的传送路径中，根据情况不同，会产生信号发生碰撞(冲撞)的时间。将信号发生碰撞(冲撞)的时间定义为与命令输入相关的禁止输入。在对区块14内的多个有源区域10-f 10-4进行存取时，不进行被禁止输入的命令输入，成为避免误动作的前提。图27是表示命令禁止输入的例子的图，是说明不同的子区块同士的子区块to子区块的命令(CMD)禁止规则的图。在多个区块结构的存储器阵列中能够同时进行向不同的子区块的存取区域的存取。在图27 (A)中，同一子区块的命令间隔(READ命令的间隔)为β-l，相对于此，在图27 (B) (D)中，同一子区块的命令间隔为β-2、β-3、β-4 (均为突发长度=2)，但在不同的子区块间由于输出延迟相互重合，因此该子区块间的命令输入被禁止。图28表示共用10线(Common 10 CI0)进行的READ、WRITE动作的时序图。图28
(A)在READ to WRITE (与READ命令连续地输入WRITE命令)时，引起READ对10线(读写总线)的占有，因此Y的延长直接表示成为CMD to CMD期间β的延长的情况。如后所述，若将读写总线(RWBS)形成为共IO至各IO的分离IO (Separate I0:SI0)，则β = α。如图28 (B)所示，在READ to READ (READ命令的连续力)下，β = α =2循环，如图28 (C)所示，在WRITE to WRITE (WRITE命令的连续输入)下，β = α=2循环。关于WRITEto READ (接着WRITE命令的READ命令输入)、REF如※(WRITE/READ/REF)(接着更新命令的WRITE/READ/REF命令输入^※如REF (接着WRITE/READ/REF命令的更新命令输入)，β = α。<实施方式5>图29是表示本发明的实施方式5的结构的图。将读写总线(RWBS)形成为分离IO(Separate IO :SI0)，通过WRITE和READ对数据线进行分离。即，具备WRITE专用总线(WBS)16、READ专用总线(RBS) 17，且在有源区域间分别具备缓冲器13。WRITE专用总线(WBS) 16通过管线控制而从数据控制电路7向存储器阵列的有源区域传送写入数据。READ专用总线(RBS) 17通过管线控制将来自有源区域10的读出数据向数据控制电路7传送。 在突发长度=8的情况下，8列(BL0-7)所对应的8位的数据BL0-BL7串行地向一个数据端子输入输出。相对于36根数据端子，WRITE专用总线16的数据线的根数为36X2根=72根，READ专用总线(RBS) 17的数据线的根数为36X2根=72根。与突发长度=8对应的BL0-BL7中的BL0/1从数据控制电路7经由3个缓冲器13B在WRITE专用总线(WBS)16中传送，向存取区域10_1写入，BL2/3从数据控制电路7经由2个缓冲器13B在WRITE专用总线(WBS) 16中传送，向存取区域10_2写入，BL4/5从数据控制电路7，经由I个缓冲器13B在WRITE专用总线(WBS) 16中传送，向存取区域10_3写入，BL6/7从数据控制电路7在WRITE专用总线(WBS) 16中传送(在缓冲器13B之前未传送)，向存取区域10-4写入。从存取区域10-4读出的数据BL6/7从READ专用总线(RBS)17在I循环以内到达数据控制电路7。从存取区域10-3读出的数据BL4/5经由I个缓冲器13B在READ专用总线(RBS) 17中传送，在2循环以内到达数据控制电路7。从存取区域10-2读出的数据BL2/3经由2个缓冲器13B在READ专用总线(RBS) 17中传送，在3循环以内到达数据控制电路7。从存取区域10-1读出的数据BL0/1经由3个缓冲器13B在READ专用总线(RBS) 17中传送，在4循环以内到达数据控制电路7。图30是说明图29的实施方式5的动作的时序图。图30 (A)是READ to WRITE(与READ命令连续而输WRITE命令)的时序图，β与α相等。图30 (B)、图30 (C)与图29
(B)、图29 (C)同样，在READ to READ (连续输入READ命令)下，β = α =2循环，在WRITEtoWRITE (连续输入WRITE命令)下，β = α=2循环。关于WRITE toREAD (与WRITE命令连续而输入 READ 命令)，REF 仂※(WRITE/READ/REF)、※to REF, β = α。<实施方式6>接下来说明本发明的实施方式6。图32是地址分配的例子。表示以X地址的Xll和Χ12对存储器阵列的基本单位11进行选择的例子。突发长度=8，读写总线(RWBS)相对于I根数据端子为8根，相对于36根数据端子，选择与288根10线对应的有源区域10_1。在(Χ11，Χ12)= (0，0)下选择存储器阵列基本单位111;在《11，Χ12)= (1，0)下选择存储器阵列基本单位112，在《11412)= (0，I)下选择存储器阵列基本单位113，在《11412)=(1，I)下选择存储器阵列基本单位114，存储器阵列基本单位11内的行(字线)根据Χ0-Χ10的11位来选择。图33是在实施方式6中，对于控制线(地址/命令总线)、IO线(读写总线)，并行地选择有源区域的例子。图32的XII、X12为无效(don’ t (donot) care),在列译码器(COLDECODER)侧，根据X地址的XII、X12这2位，而选择有源区域。对应于I根数据端子而输入输出的突发长度=8所对应的列BL0-7的数据中，在(X11，X12)= (0,0)下选择BLO/1，在(XII,X12)= (1，0)下选择 BL2/3，在(X11，X12)= (0，I)下选择 BL4/5，在(X11，X12)= (1,1)下选择BL6/7，在X0-X10下选择各存储器阵列基本单位内的行。行译码器(ROW DECODER)、列L译码器(COLUMN DECODER)中，行译码器(ROW DECODER)将图中左侧的4个XDEC汇总为I个来显示。具备根据行和列进行切换的预译码器18。另外，在图33中，预译码器18按照产品制造时的设定或试验模式进行切换。列译码器(C0LDEC0DER)侧按照X地址的X11、X12而选择有源区域时，在行译码器(ROW DECODER)中，不对XII、X12译码。图34是表示本实施方式的变形例的图。X地址的Xll由行译码器(ROW DECODER)来译码(在行译码器中，X12无效(don’t care)，利用列译码器对X12译码。X地址的X12由列译码器(COL DECODER)译码(在列译码器中，Xl I无效(don’t care))，对应于I根数据端 子而输入输出的突发长度=8所对应的列BL0-7的数据中，当X12=0时，选择BL0/0、BL2/3，当X12=l时，选择BL4/5、BL6/7。相对于I根数据端子，读写总线(RWBS)具有4根数据线(10线)，相对于36根数据线，而包含144根数据线(10线)。在行译码器(ROW DECODER)中，当Xll=O时，选择存储器阵列基本单位Il1Ul3,当Xll=I时，选择存储器阵列基本单位112、114，按照地址Χ(ΓΧ10来选择存储器阵列基本单位内的行。在(Χ11，Χ12)= (0，O)下，选择存储器阵列基本单位ill的BL0-BL3，在(Χ11，Χ12)= (1，0)下，选择存储器阵列基本单位112的BL0-BL3，在(XII，Χ12) = (0，I)下，选择存储器阵列基本单位113的BL4-BL7，在(XII，Χ12)= (1，I)下，选择存储器阵列基本单位112的BL4-BL7。在Χ0-Χ10下，选择各存储器阵列基本单位内的行。为了选择有源区域，而具有按照行和列来切换地址的预译码器18。切换既可以基于半导体存储器的动作规格(产品出厂时固定)，也可以基于试验模式。如上所述，以实施方式1、2为要点而产生各种派生。通过使向存储器单元的存储延迟进行管线化，能够提供一种虽然延迟变长但削减循环且能够有效利用存储器阵列内的10线的资源的阵列结构。由此，能够改善或维持α、β，且对于Θ、y通过利用折衷的关系而能够实现低耗电化，进而能够有效利用与存储器阵列的有源区域的分割对应的10线资源。在关联技术中，讨论的是存取路径的远近对存取时间的影响，但根据本发明，在削减功率的同时，能改善ROW循环，因此着眼于存储器单元阵列内的10线，对存储器阵列的基本单位进行分割，提供配置了管线/寄存器和控制管线/寄存器的子控制器的存储器单元阵列结构，能够进行利用了与功率和延迟相关的折衷的关系的动作。尤其是，通过对有源区域进行分割而进行多个激活，能够区分为向从控制电路6、7观察时的远的存储器单元进行存取的情况和向近的存储器单元进行存取的情况这样的10线进行的数据传送距离的远近不同的存取图案，进行数据传送的控制。存储器单元阵列的高速化在以往，通过缩短WORD线的长度和BIT线的长度，并实现存储器单元的基本单位的细分化来进行高速化。由此，ROW循环α的缩短实现了高速化的不断发展，但另一方面，控制存储器单元阵列的控制电路的信号或10线的延迟却越来越无法忽视。着眼于该控制线或IO线，通过提高控制线或IO线的细分化的阵列结构，利用控制信号的延迟时间或IO线信号的延迟时间与功率的折衷的关系，从而实现能够维持或削减ROW循环，并削减消耗电力功率，同时能够有效利用IO线资源的存储器单元阵列结构。另外，上述的专利文献的各公开作为引用而加入到本说明书中。在本发明的全部公开(包括权利要求书)的范围内，能够进一步基于该基本的技术思想进行实施方式的变更、调整。而且，在本发明的权利要求书的范围内，可以进行各种公开要素的多样的组合及选择。S卩，本发明按照包括权利要求书的全部公开、技术思想，当然包括本领域技术人员能 够进行的各种变形、修正。
权利要求
1.一种半导体装置，具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位构成， 所述半导体装置具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第I总线；以及相对于多个所述基本单位共用地设置且进行写入数据和读出数据的传送的第2总线， 所述第I总线具备作为管线/寄存器发挥功能的至少一个第I缓冲电路， 所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路， 所述半导体装置具备从所述第I总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第I控制电路；以及 在写入时，从所述第2总线上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路， 从所述第2总线向多个所述基本单位分别传送来的写入数据向多个所述基本单位分别写入， 在读出时，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路中，将所述到达的读出数据输出。
2.根据权利要求I所述的半导体装置，其中，所述存储器阵列由第I至第N的基本单位构成(其中，N为2以上的规定的正整数)，所述第I总线在(N-I)对的相邻的所述基本单位之间具备(N-I)个所述第I缓冲电路，所述第2总线在将与突发长度MXN (其中，M为I以上的规定的正整数)对应的MXN位数据进行串行输入输出的每一个数据端子具有并行的M根数据线，在(N-1)对的相邻的所述基本单位之间，具备(N-I)个所述第2缓冲电路， 所述第I控制电路按照朝向所述第I至第N的基本单位中的最远端的基本单位的地址/控制信号到朝向最近端的基本单位的地址/控制信号的顺序，依次在每个循环向所述第I总线送出， 在写入时，所述第2控制电路将从所述一个数据端子串行输入的MXN位数据，按照朝向所述第I至第N的基本单位中的最远端的基本单位的数据到朝向最近端的基本单位的数据的顺序，每M位地，依次并行地，在每个循环向所述第2总线的所述M根数据线送出， 从所述第2总线向所述第I至第N的基本单位分别传送的M位数据向所述第I至第N的基本单位的各自的M列写入， 在读出时，从所述第I至第N的基本单位的各自的M列读出的M位数据在所述第2总线中传送，按照从所述最近端的基本单位读出的M位数据到从所述最远端的基本单位读出的M位数据的顺序，依次到达所述第2控制电路，所述第2控制电路从所述数据端子串行地输出MXN位的数据。
3.根据权利要求I所述的半导体装置，其中，所述第I总线在多对的相邻的所述基本单位的各对之间具备所述第I缓冲电路，所述第2总线在多对的相邻的所述基本单位的各对之间具备所述第2缓冲电路，多个所述第I缓冲电路和多个所述第2缓冲电路中的至少I对的所述第I缓冲电路和所述第2缓冲电路作为管线/寄存器发挥功能，其余的所述第I缓冲电路和所述第2缓冲电路的管线/寄存器功能进行无效化，能够对应于不同的多个突发长度。
4.根据权利要求3所述的半导体装置，其中， 所述存储器阵列由第I至第N基本单位构成(其中，N=2~K，K为2以上的规定的正整数，~为指数算子)， 所述第I总线在(N-I)对的相邻的所述基本单位之间，具备(N-I)个第I缓冲电路， 所述第2总线在将与突发长度对应的个数K的位数据进行串行输入输出的每一个数据端子具有M根(其中，M为2以上的规定的正整数)数据线，在(N-1)对的相邻的所述基本单位之间具备(N-I)个第2缓冲电路， 在突发长度为MXN时，(N-I)个所述第I及第2缓冲电路作为管线/寄存器发挥功能， 在突发长度为MX (N/ (2~L (其中，L为I以上且K以下的规定的整数，■'为指数算子)时，可以将相邻的2~ (K-I)个基本单位汇总为I组，相邻的组间的所述第I缓冲电路及所述第2缓冲电路作为管线/寄存器发挥功能，其余的第I及第2缓冲电路的管线/寄存器功能被设定为无效。
5.根据权利要求广4中任一项所述的半导体装置，其中， 具备与多个所述基本单位分别对应设置，并接受被所述第I总线传送的地址/控制信号，向所述基本单位供给的多个第3缓冲电路。
6.根据权利要求1飞中任一项所述的半导体装置，其中， 第I期间与由相对于写入、读出存取而向所述第I总线的地址/命令的传送循环及在写入存取中向所述第2总线的写入数据的传送循环构成的控制延迟对应，第2期间与在所述存储器单元阵列的所述基本单位中向选择的存储器单元的数据的写入或从选择的存储器单元的读出所进行的选择时间对应，关于该第I期间和该第2期间，所述第I期间对应于管线控制而由多循环构成，具有所述第2期间以上的长度。
7.根据权利要求6所述的半导体装置，其中， 在读出存取中，与紧接着所述选择时间从所述各基本单位读出的数据在所述第2总线中传送而到达所述第2控制电路为止的输出延迟对应的第3期间具有与所述选择时间对应的所述第2期间以上的长度。
8.根据权利要求7所述的半导体装置，其中， 所述第I期间和所述第3期间均具有与所述第2期间相同的长度。
9.根据权利要求8所述的半导体装置，其中， 与连续依次输入的多个命令对应的所述第I期间及第2期间、或所述第I至第3期间为命令间的管线控制的单位。
10.根据权利要求广4中任一项所述的半导体装置，其中， 以所述基本单位为子区块，具备包括多个子区块的区块，对所述多个子区块进行多个存取。
11.根据权利要求I所述的半导体装置，其中， 所述第2总线具备 从所述第2控制电路向所述多个基本单位传送写入数据的写入专用总线；以及将来自所述多个基本单位的读出数据向所述第2控制电路传送的读出专用总线， 所述写入专用总线具备至少一个所述第2缓冲电路， 所述读出专用总线具备至少一个所述第2缓冲电路。
12.根据权利要求I所述的半导体装置，其中， 所述存储器阵列由第I至第N的基本单位构成(其中，N=2~K，K为2以上的规定的正整数，' 为指数算子)， 所述基本单位的行通过X地址的下位侧的第I位组来选择， 所述第I至第N的基本单位中的一个通过比所述第I位组更靠上位的由K位构成的第2位组来选择。
13.根据权利要求I所述的半导体装置，其中， 所述存储器阵列由第I至第N的基本单位构成(其中，N=2~K，K为2以上整数)， 所述基本单位的行通过X地址的下位侧的第I位组来选择， 利用列译码器将比所述第I位组更靠上位的由K位构成的第2位组译码而选择所述第I至第N的基本单位的存取区域。
14.根据权利要求I所述的半导体装置，其中， 所述存储器阵列由第I至第N的基本单位构成(其中，N=2~K, K为2以上整数)， 所述基本单位的行通过X地址的下位侧的第I位组来选择， 利用行译码器和列译码器将比所述第I位组更靠上位的K位中的一部分位和其他位分别译码而选择所述第I至第N的基本单位的存取区域。
15.根据权利要求f14中任一项所述的半导体装置，其中， 所述基本单位具备接受并放大传送到所述第2总线的向存储器单元的写入数据的第I放大器；将来自存储器单元的读出数据放大并向所述第2总线输出的第2放大器。
16.根据权利要求I或5所述的半导体装置，其中， 所述第I及2的缓冲电路的各缓冲电路具备 接受来自所述第2总线的写入数据，按照写入允许控制信号和地址空间选择逻辑，来控制向所述第2总线的后段侧的传递、非传递的第I三态缓冲器； 接受来自与所述第I三态缓冲器的输出连接的所述第I总线的所述后段侧的读出数据，按照读出允许控制信号和地址空间选择逻辑，来控制向所述第I总线的前段侧的传递、非传递的第2三态缓冲器；以及 将所述第I三态缓冲器的输出锁存的锁存电路。
17.根据权利要求5或16所述的半导体装置，其中， 所述第3缓冲电路具备 接受来自所述第I总线的地址/控制信号，按照允许控制信号和地址空间选择逻辑，来控制向所述第I总线的后段侧的传递、非传递的三态缓冲器； 将所述三态缓冲器的输出锁存的锁存电路。
18.根据权利要求5或17所述的半导体装置，其中， 在所述第3缓冲电路与所述基本单位之间具备从所述第3缓冲电路接受地址/控制信号并控制所述基本单位的子控制器。
全文摘要
提供一种半导体装置，具有维持数据效率并能够减少耗电的存储器阵列结构。具备多个能够写入及读出的存储器单元的存储器阵列由多个基本单位(11)构成，半导体装置具备相对于多个所述基本单位共用地设置且进行地址信号/控制信号的传送的第1总线、相对于多个所述基本单位共用地设置且进行写入数据和读出数据的传送的第2总线(RWBS)，所述第1总线具备作为管线/寄存器发挥功能的至少一个第1缓冲电路(13A)，所述第2总线具备作为管线/寄存器发挥功能的至少一个第2缓冲电路(13B)，半导体装置具备从所述第1总线的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将地址/控制信号依次送出的第1控制电路(6)；从所述第2总线上的一端，按照朝向相对于所述一端为远端侧的基本单位到朝向相对于所述一端为近端侧的基本单位的顺序，将数据信号依次送出的第2控制电路(7)。从所述第2总线向多个所述基本单位分别传送来的写入数据向多个所述基本单位分别写入，分别来自多个所述基本单位的读出数据经由所述第2总线，按照所述近端侧的基本单位到所述远端侧的基本单位的顺序，到达所述第2控制电路，在所述第2控制电路中，将所述到达的读出数据输出。
文档编号G06F13/16GK102779101SQ201210147788
公开日2012年11月14日 申请日期2012年5月10日 优先权日2011年5月10日
发明者广部厚纪 申请人:瑞萨电子株式会社