本发明涉及集成电路领域，特别是涉及一种专用集成电路芯片的布局结构及方法。
背景技术：
区块链技术是利用块链式的结构验证和存储数据，其中验证和存储的数据单元采用数字签名方式，实现数据单元的接收者用以确认数据单元的来源和数据单元的完整性，并保护数据，防止数据单元被篡改或伪造。区块链技术可以用于云计算、物联网、电子商务、身份验证、文件存储、金融交易、数字货币等众多领域，其中数字货币领域通常采用sha-256安全散列算法(securehashalgorithm,sha)进行数字签名。
区块链专用集成电路芯片(又称asic芯片)是区块链体系中最基础、最核心的计算设备。用于数字货币领域实现sha-256算法超高速重复计算的区块链专用集成电路芯片属于针对sha-256算法的全定制芯片，其通常包括计算内核和通信接口模块。
如图1所示，现有技术在设计这种专用集成电路芯片时，通常将接口模块的输入输出(i/o)单元分布在芯片的四周，简单的输入输出单元包含数个静电保护(esd)管和数个与或非逻辑单元，复杂的输入输出单元则可能包含数百甚至上万门规模的电路。分布于芯片四周的输入输出单元构成了环形的输入输出区域，在输入输出区域内，环形供电电源线为各个输入输出单元供电，电源线通过不同层的金属层形成完整的环形供电电路，一个完整的环形供电环路同时可以提供强esd保护。然而，这种将输入输出单元布置在芯片四周的布局结构需要占用芯片四周的边缘区域，缩小了计算内核的区域面积；此外，为了保证完整的环形供电电路，芯片的锁相回路(pll)通常设置于计算内核中，进一步浪费了芯片计算内核的区域面积。提高芯片计算内核的区域面积也是专用集成电路芯片设计时，重点考虑的问题。
技术实现要素：
为了解决上述问题，根据本发明的一个方面，提出一种专用集成电路芯片的布局结构，包括：
布置在所述专用集成电路芯片的第一边缘的第一输入输出区域，所述第一输入输出区域包括输入输出单元；
布置在所述专用集成电路芯片的与所述第一边缘相对的第二边缘的第二输入输出区域，所述第二输入输出区域包括输入输出单元；
其中，所述第一输入输出区域或第二输入输出区域中包括锁相回路。
在一些实施方式中，所述第一输入输出区域和第二输入输出区域分别包括多个并行排列的输入输出单元。
在一些实施方式中，所述锁相回路设置于所述第一输入输出区域或第二输入输出区域中多个并行排列的输入输出单元的组合的一端。
在一些实施方式中，所述布局结构还包括对所述第一输入输出区域和第二输入输出区域分别供电的独立的供电电路或中间位置。
在一些实施方式中，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述第一输入输出区域和第二输入输出区域之间以星状连接方式供电。
在一些实施方式中，所述布局结构进一步包括计算内核区域；所述计算内核区域位于所述第一输入输出区域和第二输入输出区域之间的中间区域。
在一些实施方式中，所述计算内核区域包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。
在一些实施方式中，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。
在一些实施方式中，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。
在一些实施方式中，所述第一运算单元和第二运算单元分别包括m级流水线运算单元，所述m级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第m级流水线运算单元首尾相连，m为大于1的整数。
在一些实施方式中，所述m级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。
在一些实施方式中，所述m级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。
在一些实施方式中，所述第一运算单元和第二运算单元用于执行sha-256运算。
在一些实施方式中，所述m级流水线运算单元包括64级流水线运算单元。
在一些实施方式中，所述逻辑单元块接收所述输入输出单元发送的运算数据，执行数据运算，并向所述输入输出单元输出运算结果。
根据本发明的另一个方面，提出一种专用集成电路芯片的布局方法，包括以下步骤：
步骤s21，在所述专用集成电路芯片的第一边缘形成第一输入输出区域，所述第一输入输出区域设置输入输出单元；
步骤s22，在所述专用集成电路芯片的与所述第一边缘相对的第二边缘形成第二输入输出区域，所述第二输入输出区域设置输入输出单元；
步骤s23，在所述第一输入输出区域或第二输入输出区域中设置锁相回路。
在一些实施方式中，所述第一输入输出区域和第二输入输出区域分别设置多个并行排列的输入输出单元。
在一些实施方式中，所述步骤s23包括将锁相回路设置于所述第一输入输出区域或第二输入输出区域中多个并行排列的输入输出单元的组合的一端。
在一些实施方式中，所述布局方法还包括：
步骤s24，为所述第一输入输出区域和第二输入输出区域分别布置独立的供电电路或中间位置。
在一些实施方式中，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述第一输入输出区域和第二输入输出区域之间以星状连接方式供电。
在一些实施方式中，所述方法包括进一步设置计算内核区域；所述计算内核区域位于所述第一输入输出区域和第二输入输出区域之间的中间区域。
在一些实施方式中，所述计算内核区域包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。
在一些实施方式中，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。
在一些实施方式中，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。
在一些实施方式中，所述第一运算单元和第二运算单元分别包括m级流水线运算单元，所述m级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第m级流水线运算单元首尾相连，m为大于1的整数。
在一些实施方式中，所述m级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。
在一些实施方式中，所述m级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。
在一些实施方式中，所述第一运算单元和第二运算单元用于执行sha-256运算。
在一些实施方式中，所述m级流水线运算单元包括64级流水线运算单元。
在一些实施方式中，所述逻辑单元块接收所述输入输出单元发送的运算数据，执行数据运算，并向所述输入输出单元输出运算结果。
在一些实施方式中，还提供了一种计算机，包含上述的专用集成电路芯片的布局结构。
在一些实施方式中，还提供了一种电子设备，包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行时，使所述至少一个处理器执行上述的专用集成电路芯片的布局方法。
在一些实施方式中，还提供了一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行上述的专用集成电路芯片的布局方法。
在一些实施方式中，还提供了一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，使所述计算机执行上述的专用集成电路芯片的布局方法。
本发明实施例提出的专用集成电路芯片的布局结构和方法省去了现有技术中芯片左右两边的输入输出区域的面积，也节省了为了提供强esd保护而形成环形供电电路所需的面积，而且锁相回路设置于芯片的输入输出区域中，也不占用计算内核的区域面积，节省的芯片面积全部用于计算内核，从而避免浪费芯片计算内核的面积。
附图说明
图1是现有技术的专用集成电路芯片的布局结构的示意图；
图2是根据本发明一实施例的专用集成电路芯片的布局结构的示意图；
图3是根据本发明另一实施例的专用集成电路芯片的布局结构的示意图；
图4是根据本发明另一实施例的专用集成电路芯片的布局结构的示意图；
图5是根据本发明另一实施例的专用集成电路芯片的布局结构的示意图；
图6是根据本发明另一实施例的专用集成电路芯片的布局结构的示意图；
图7是根据本发明一实施例的专用集成电路芯片的逻辑单元块的结构示意图。
图8是根据本发明一实施例的专用集成电路芯片的布局方法的流程示意图；
图9是根据本发明另一实施例的专用集成电路芯片的布局方法的流程示意图；
图10是根据本发明另一实施例的专用集成电路芯片的布局方法的流程示意图；以及
图11是根据本发明一实施例的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。为了便于说明本发明实施例，本发明附图中仅示出用于说明本发明目的的必要部件。
图2是根据本发明一实施例的专用集成电路芯片的布局结构的示意图。如图2所示，本发明实施例所述专用集成电路芯片的布局结构包括：布置在芯片的第一边缘的输入输出(i/o)区域12和布置在芯片的与所述第一边缘相对的第二边缘的输入输出(i/o)区域13。两个独立的输入输出区域12和13分别包括输入输出(i/o)单元120。输入输出(i/o)单元120可以为一个或多个并行排列。
计算内核区域11位于所述独立的输入输出(i/o)区域12和13之间，包括用于执行数据运算的逻辑单元块阵列。逻辑单元块可以执行sha系列的加密算法或者其他的数据算法，包括但不限于sha-256算法。
在一些实施方式中，所述布局结构还包括对所述独立的输入输出区域12和13分别供电的独立的供电电路。具体而言，所述供电电路用于在芯片输入输出的电源供电端与所述输入输出区域12和13之间以星状连接方式供电。对独立的输入输出(i/o)区域12和13分别供电不同于现有技术中的环形供电电路提供强esd保护，仅提供对芯片的一定程度的esd保护，但是省却了芯片左右两边的输入输出区域及环形供电所需的电路面积。
本发明实施例提出的专用集成电路芯片的布局结构省去了现有技术中芯片左右两边的输入输出区域的面积，也节省了为了提供强esd保护而形成环形供电电路所需的面积，节省的芯片面积全部用于计算内核，从而避免浪费芯片计算内核的面积。
图3是根据本发明另一实施例的专用集成电路芯片的布局结构的示意图。如图3所示，本发明实施例所述专用集成电路芯片的布局结构包括：布置在芯片的第一边缘的输入输出(i/o)区域12和布置在芯片的与所述第一边缘相对的第二边缘的输入输出(i/o)区域13。两个独立的输入输出区域12和13分别包括输入输出(i/o)单元120。输入输出(i/o)单元120可以为一个或多个并行排列。
其中，所述输入输出区域12中还包括锁相回路(pll)130。在一些实施方式中，锁相回路130设置于多个并行排列的输入输出单元120的组合的一端。
计算内核区域11位于所述独立的输入输出(i/o)区域12和13之间，包括用于执行数据运算的逻辑单元块阵列。逻辑单元块可以执行sha系列的加密算法或者其他的数据算法，包括但不限于sha-256算法。
在一些实施方式中，所述布局结构还包括对所述独立的输入输出区域12和13分别供电的独立的供电电路或中间位置。具体而言，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述输入输出区域12和13之间以星状连接方式供电。对独立的输入输出(i/o)区域12和13分别供电不同于现有技术中的环形供电电路提供强esd保护，仅提供对芯片的一定程度的esd保护，但是省却了芯片左右两边的输入输出区域及环形供电所需的电路面积。例如，在输入输出(i/o)区域12或13内设置一个pd为输入输出(i/o)区域12或13内所有i/o单元供电，通过导电线将pad上的电压提供给对端i/o单元。
本发明实施例提出的专用集成电路芯片的布局结构省去了现有技术中芯片左右两边的输入输出区域的面积，也节省了为了提供强esd保护而形成环形供电电路所需的面积，而且锁相回路设置于芯片的输入输出区域中，也不占用计算内核的区域面积，节省的芯片面积全部用于计算内核，从而避免浪费芯片计算内核的面积。
图4是根据本发明另一实施例的专用集成电路芯片的布局结构的示意图。如图4所示，本发明实施例所述专用集成电路芯片的布局结构包括：布置在芯片的第一边缘的输入输出(i/o)区域12和布置在芯片的与所述第一边缘相对的第二边缘的输入输出(i/o)区域13。两个独立的输入输出区域12和13分别包括输入输出(i/o)单元120。输入输出(i/o)单元120可以为一个或多个并行排列。
其中，所述输入输出区域13中还包括锁相回路(pll)130。在一些实施方式中，锁相回路130设置于多个并行排列的输入输出单元120的组合的一端。
计算内核区域11位于所述独立的输入输出(i/o)区域12和13之间，包括用于执行数据运算的逻辑单元块阵列。逻辑单元块可以执行sha系列的加密算法或者其他的数据算法，包括但不限于sha-256算法。
在一些实施方式中，所述布局结构还包括对所述独立的输入输出区域12和13分别供电的独立的供电电路或中间位置。具体而言，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述输入输出区域12和13之间以星状连接方式供电。对独立的输入输出(i/o)区域12和13分别供电不同于现有技术中的环形供电电路提供强esd保护，仅提供对芯片的一定程度的esd保护，但是省却了芯片左右两边的输入输出区域及环形供电所需的电路面积。
本发明实施例提出的专用集成电路芯片接口模块的布局结构省去了现有技术中芯片左右两边的输入输出区域的面积，也节省了为了提供强esd保护而形成环形供电电路所需的面积，而且锁相回路设置于芯片的输入输出区域中，也不占用计算内核的区域面积，节省的芯片面积全部用于计算内核，从而避免浪费芯片计算内核的面积。
图5是根据本发明另一实施例的专用集成电路芯片的布局结构的示意图。如图5所示，本发明实施例所述专用集成电路芯片的布局结构10主要包括：布置在芯片的第一边缘的输入输出(i/o)区域12和布置在芯片的与所述第一边缘相对的第二边缘的输入输出(i/o)区域13。两个独立的输入输出区域12和13分别包括输入输出(i/o)单元120。输入输出(i/o)单元120可以为一个或多个并行排列。
其中，所述输入输出区域13中还包括锁相回路(pll)130。图中仅示意性示出锁相回路130设置于输入输出区域13，当然其也可以设置于输入输出区域12中。
所述布局结构进一步包括计算内核区域11，计算内核区域11布置在所述输入输出区域12和13之间的中间区域。计算内核区域11包括由多个逻辑单元块110组成的阵列。逻辑单元块110采用狭长形的结构，所述由多个逻辑单元块110组成的阵列包括左右对称的两列，每列设置n行，每行布置一个逻辑单元块110，即整个阵列总共布置有2n个逻辑单元块。
输入输出(i/o)区域12和13分别包括一个或多个输入输出(i/o)单元，图中仅示意性示出输入输出(i/o)区域12包括输入输出(i/o)单元120_1和120_2，输入输出(i/o)区域13包括输入输出(i/o)单元120_3。实际实施中，输入输出(i/o)区域12和13各自布置的输入输出(i/o)单元可以不限于图5中所示出的数量。
在一些实施方式中，输入输出(i/o)区域12还可以包括控制单元140，输入输出(i/o)区域13还可以包括线性稳压(ldo)单元150。控制单元140用于向逻辑单元块110发送数据和命令，并接受逻辑单元块110反馈的数据和操作结果。控制单元140进一步包括对逻辑单元块110反馈的数据进行进一步数据处理的功能。线性稳压(ldo)单元150用于向锁相回路(pll)单元130和输入输出单元120_1、120_2和120_3提供电压。控制单元140位于输入输出单元120_1、120_2的中间或者与输入输出单元120_1、120_2毗连，位于输入输出单元120_1、120_2的一边。这里控制单元140的位置只是示例性的说明，其他方式也受到相关保护。
逻辑单元块110用于执行数据运算，是决定芯片运算能力及功耗的最核心模块。每个逻辑单元块接收输入输出(i/o)单元发送的运算数据，执行单独的运算，并输出运算结果，下级逻辑单元块的运算结果通过上级逻辑单元块发送给输入输出(i/o)单元。本发明实施例中逻辑单元块可以执行sha系列的加密算法或者其他的数据算法，包括但不限于sha-256算法。
在一些实施方式中，所述逻辑单元块110组成的阵列中，每列布置57行，即n＝57，但实际实施中每列布置的逻辑单元块数可以根据芯片的运算性能指标配置，不限于此实施例。
本发明实施例将专用集成电路芯片中逻辑单元块构造为狭长形结构，有利于逻辑单元块内部运算数据的顺畅传递，且将逻辑单元块阵列组成两列多行的布局，使得芯片的计算内核区域尽可能实现接近正方形的布局，避免了芯片面积的浪费，并且通过每列多行的布局，实现了每列多个逻辑单元块，增强了芯片的运算能力。
图6是根据本发明另一实施例的专用集成电路芯片的布局结构的示意图。如图6所示，在图5所示实施例基础上，每个逻辑单元块110进一步包括第一运算单元201和第二运算单元202，所述第一运算单元201和第二运算单元202各自执行一次运算，所述第一运算单元201执行第一次运算的结果作为第二运算单元202的输入数据的一部分，以供所述第二运算单元202执行第二次运算。
本发明实施例中第一运算单元201和第二运算单元202可以执行sha系列的加密算法或者其他的数据算法，包括但不限于sha-256算法。
图7是根据本发明一实施例的专用集成电路芯片的逻辑单元块的结构示意图。第一运算单元201和第二运算单元202分别包括用于执行一次运算所需的m级流水线(pipeline)运算单元，m为大于1的整数。图3中仅以第一运算单元201和第二运算单元202包括执行sha-256运算的64级流水线运算单元301_1～301_64为例进行示例性说明，具体实施中第一运算单元201和第二运算单元202所包括的m级流水线运算单元的级数根据执行的算法而定。如图7所示，每级流水线运算单元301包括运算模块401和存储模块402，运算模块401用于执行本级流水线运算，存储模块402保存本级的运算结果。
第一运算单元201和第二运算单元202各自包括的64级流水线运算单元首尾相连，第二运算单元202的第1级流水线运算单元与第一运算单元201的第64级流水线运算单元首尾相连，即第一运算单元201和第二运算单元202各自包括的64级流水线运算单元中，下级流水线运算单元的运算模块401与上级流水线运算单元的存储模块402连接，接收上级流水线运算单元的运算结果作为本级运算数据的一部份。第二运算单元202的第1级流水线运算单元的运算模块401与第一运算单元201的第64级流水线运算单元的存储模块402连接，接收第一运算单元201的运算结果作为第二运算单元202的输入数据的一部分。第一运算单元201和第二运算单元202的各级流水线运算单元之间采用首尾相连的狭长形排列，可以实现两次sha-256运算数据的顺畅传递。
第一运算单元201接收输入输出(i/o)单元发送的运算数据，依次执行第一次sha-256运算的64级流水线运算，并输出第一次sha-256运算的结果，传递给第二运算单元202继续执行第二次sha-256运算的64级流水线运算，并输出最终的运算结果返回输入输出(i/o)单元。
本发明实施例中，由于每个运算单元存在m级流水线运算，每级流水线运算单元都单独获得时钟信号，因此在逻辑单元块中每个运算单元的第1级流水线运算单元和第m级流水线运算单元的时钟信号已经不统一。为了克服各级流水线运算单元的时钟信号难以统一的问题，第二运算单元202的最后一级流水线运算单元将运算结果数据发送给控制单元，而不是反馈给第一运算单元201，而是由控制单元完成剩余没有完成的运算，控制单元完成剩余运算后，将最终运算结果返回处理。
这里结合附图5和6对附图7中的左侧逻辑单元块110_3的第一运算单元201_3和第二运算单元202_3进行工作原理说明。首先i/o单元通过控制单元向第一运算单元201_3发送计算任务，该计算任务可以通过逻辑单元块110_1和110_2发送给逻辑单元块110_3，也可以直接将计算任务发送给逻辑单元块110_3。逻辑单元块110_3的第一运算单元201_3接受计算任务，执行第一次sha-256运算的64级流水线运算，并将运算结果发送给第二运算单元202_3执行第二次sha-256运算的64级流水线运算。第二运算单元202_3将运算结果通过逻辑单元块110_2和110_1发送给控制单元完成剩余没有完成的运算，控制单元完成剩余运算后，将最终运算结果返回处理。第二运算单元202_3也可以直接将运算结果发送控制单元。
在一些实施方式中，所述布局结构还包括对所述独立的输入输出区域12和13分别供电的独立的供电电路或中间位置。具体而言，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述输入输出区域12和13之间以星状连接方式供电。对独立的输入输出(i/o)区域12和13分别供电不同于现有技术中的环形供电电路提供强esd保护，仅提供对芯片的一定程度的esd保护，但是省却了芯片左右两边的输入输出区域及环形供电所需的电路面积。例如，在输入输出(i/o)区域12或13内设置一个pd为输入输出(i/o)区域12或13内所有i/o单元供电，通过导电线将硅片管脚pad上的电压提供给对端i/o单元。
图8是根据本发明一实施例的专用集成电路芯片的布局方法的流程示意图。如图8所示，本发明实施例的布局方法包括以下步骤：
步骤s11，在专用集成电路芯片的第一边缘形成第一输入输出区域，所述第一输入输出区域包括输入输出单元；
步骤s12，在所述专用集成电路芯片的与所述第一边缘相对的第二边缘形成第二输入输出区域，所述第二输入输出区域包括输入输出单元。
本发明实施例中，所述第一输入输出区域和第二输入输出区域可以包括一个或多个并行排列的输入输出单元。
在一些实施方式中，所述布局方法还包括：
步骤s13，为所述第一输入输出区域和第二输入输出区域分别布置独立的供电电路或中间位置。
在一些实施方式中，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述第一输入输出区域和第二输入输出区域之间以星状连接方式供电。
本发明实施例提出的专用集成电路芯片的布局方法省去了现有技术中芯片左右两边的输入输出区域的面积，也节省了为了提供强esd保护而形成环形供电电路所需的面积，节省的芯片面积全部用于计算内核，从而避免浪费芯片计算内核的面积。
图9是根据本发明另一实施例的专用集成电路芯片的布局方法的流程示意图。如图9所示，本发明实施例的布局方法包括以下步骤：
步骤s21，在专用集成电路芯片的第一边缘形成第一输入输出区域，所述第一输入输出区域包括输入输出单元；
步骤s22，在所述专用集成电路芯片的与所述第一边缘相对的第二边缘形成第二输入输出区域，所述第二输入输出区域包括输入输出单元；
步骤s23，在所述第一输入输出区域中设置锁相回路。
在一些实施方式中，所述布局方法还包括：
步骤s24，为所述第一输入输出区域和第二输入输出区域分别布置独立的供电电路或中间位置。
在一些实施方式中，所述步骤s23包括将锁相回路设置于所述第一输入输出区域中多个并行排列的输入输出单元的组合的一端。
在一些实施方式中，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述第一输入输出区域和第二输入输出区域之间以星状连接方式供电。
本发明实施例提出的专用集成电路芯片的布局方法省去了现有技术中芯片左右两边的输入输出区域的面积，也节省了为了提供强esd保护而形成环形供电电路所需的面积，而且锁相回路设置于芯片的输入输出区域中，也不占用计算内核的区域面积，节省的芯片面积全部用于计算内核，从而避免浪费芯片计算内核的面积。
图10是根据本发明另一实施例的专用集成电路芯片的布局方法的流程示意图。如图10所示，本发明实施例的布局方法包括以下步骤：
步骤s31，在专用集成电路芯片的第一边缘形成第一输入输出区域，所述第一输入输出区域包括输入输出单元；
步骤s32，在所述专用集成电路芯片的与所述第一边缘相对的第二边缘形成第二输入输出区域，所述第二输入输出区域包括输入输出单元；
步骤s33，在所述第二输入输出区域中设置锁相回路。
在一些实施方式中，所述布局方法还包括：
步骤s34，为所述第一输入输出区域和第二输入输出区域分别布置独立的供电电路或中间位置。
在一些实施方式中，所述步骤s33包括将锁相回路设置于所述第二输入输出区域中多个并行排列的输入输出单元的组合的一端。
在一些实施方式中，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述第一输入输出区域和第二输入输出区域之间以星状连接方式供电。
在一些实施方式中，所述布局方法进一步包括设置计算内核区域，所述计算内核区域位于所述第一输入输出区域和第二输入输出区域之间的中间区域。所述计算内核区域包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。
在一些实施方式中，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。
在一些实施方式中，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。
在一些实施方式中，所述第一运算单元和第二运算单元分别包括m级流水线运算单元，所述m级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第m级流水线运算单元首尾相连，m为大于1的整数。
在一些实施方式中，所述m级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。
在一些实施方式中，所述m级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。
在一些实施方式中，所述第一运算单元和第二运算单元用于执行sha-256运算。
在一些实施方式中，所述m级流水线运算单元包括64级流水线运算单元。
在一些实施方式中，所述逻辑单元块接收所述输入输出单元发送的运算数据，执行数据运算，并向所述输入输出单元输出运算结果。
在一些实施方式中，还提供了一种计算机，包含上述的专用集成电路芯片的布局结构。
在一些实施方式中，还提供了一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行上述的专用集成电路芯片的布局方法。
在一些实施方式中，还提供了一种计算机程序产品，所述计算机程序产品包括存储在计算机可读存储介质上的计算机程序，所述计算机程序包括程序指令，当所述程序指令被计算机执行时，使所述计算机执行上述的专用集成电路芯片的布局方法。
上述的计算机可读存储介质可以是暂态计算机可读存储介质，也可以是非暂态计算机可读存储介质。
在一些实施方式中，还提供了一种电子设备，其结构如图11所示，该电子设备包括：
至少一个处理器(processor)110，图11中以一个处理器110为例；和存储器(memory)111，还可以包括通信接口(communicationinterface)112和总线113。其中，处理器110、通信接口112、存储器111可以通过总线113完成相互间的通信。通信接口112可以用于信息传输。处理器110可以调用存储器111中的逻辑指令，以执行上述实施例的专用集成电路芯片的布局方法。
此外，上述的存储器111中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。
存储器111作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序，如本发明实施例中的方法对应的程序指令/模块。处理器110通过运行存储在存储器111中的软件程序、指令以及模块，从而执行功能应用以及数据处理，即实现上述方法实施例中的专用集成电路芯片的布局方法。
存储器111可包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端设备的使用所创建的数据等。此外，存储器111可以包括高速随机存取存储器，还可以包括非易失性存储器。
本发明实施例提出的专用集成电路芯片的布局方法省去了现有技术中芯片左右两边的输入输出区域的面积，也节省了为了提供强esd保护而形成环形供电电路所需的面积，而且锁相回路设置于芯片的输入输出区域中，也不占用计算内核的区域面积，节省的芯片面积全部用于计算内核，从而避免浪费芯片计算内核的面积。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。