专利名称：无错误时钟脉冲启动电路的制作方法
技术领域：
本发明属于数字逻辑电路范围。
相关技术描述一般来说，数字逻辑系统在同步基础上运行。即在一个数字逻辑系统的各电路均应答于一个公用的时钟脉冲信号，这样由该系统中第一个逻辑电路产生的输出信号在可预测的时间随着时钟脉冲信号而变化。因此，接受第一个逻辑电路输出信号的第二个逻辑电路，根据时钟脉冲信号在一个特定的时间得到输出信号。在这种情况下，稳定的输出信号是可以保证的，例如，二进状态之一已经达到，并在其状态下等待足够的时间以使第二个逻辑电路测到准确的状态。
对于在特定的一段时间周期内选择性地中断一个数字逻辑系统的多个电路也许有利。实现这一目的的一个方法是使用一控制信号开或关一组同步电路公用时钟脉冲的输入。例如，通过一个含有一些内部连接的双稳态部件的移位寄存器而实现的比特计时，可以由选择性地中断各个双稳态部件时钟脉冲的输入来控制。然而，当一个门功能，比如通过时钟脉冲的中断信号进行“与”操作，即当中断信号插入，时钟脉冲信号不通过门输出，可能在时钟脉冲信号中产生“错误”，特别是有任何不确定性时，如双稳态信号根据时钟脉冲信号变化时时间的不确定，更容易产生“错误”。这种状态特别容易在启动信号与基于门开启时钟脉冲同步时产生。当双稳态信号靠近时钟脉冲边缘上升或下降部分插入时，导致时钟脉冲变窄或甚至可能产生尖峰信号而引起时钟脉冲逻辑电路非正常工作。因而，要求一个逻辑电路能提供启动或中断时不产生错误的时钟脉冲。
发明概述因此本发明提供一个时钟脉冲启动电路，该电路接受一个输入时钟脉冲信号和与之同步的输入时钟脉冲启动信号，该电路生成一个启动的该时钟脉冲输出信号，当时钟脉冲启动信号插入时，该时钟脉冲输出信号激活；而当时钟脉冲启动信号没插入时，该该时钟脉冲输出信号失活。这一电路包含一个反转触发器，该反转触发器把输入时钟脉冲启动信号和输入时钟脉冲信号作为输入，而把根据仅在输入时钟脉冲启动信号插入时，输入时钟脉冲信号的边缘开始上升改变状态作为输出。该电路还包含一个把输入时钟脉冲信号和反转触发器的输出信号作为输入信号的D触发器。该D触发器的输出根据输入时钟脉冲信号的边缘开始下降的反转触发器输出状态而变化。该电路进一步包含一个把反转触发器和D触发器的输出作为输入的组合逻辑电路。该组合逻辑电路产生输出信号，这输出信号功能上是这些触发器输出信号的异或运算，也是时钟脉冲启动电路的启动时钟脉冲输出信号。
附图简述
图1示出了(现有技术)时钟脉冲输出(CLOCK OUT)可能产生错误的时钟脉冲电路的逻辑图，图2示出了(现有技术)与时钟脉冲启动(CLOCK ENABLE)电路在时钟脉冲输出(CLOCK OUT)信号错误有关各信号的时序图，图3示出了(现有技术)减少可能的时钟脉冲输出(CLOCK OUT)错误的时钟脉冲电路的逻辑图，图4示出了(现有技术)与图3的时钟脉冲启动(CLOCK ENABLE)电路有关各信号的时序图，图5示出了本发明第一个实施例的逻辑图，该装置应答于一个时钟脉冲启动(CLOCK ENABLE)信号和一个时钟脉冲输入(CLOCK IN)信号，以启动和中断一个时钟脉冲输出(CLOCK OUT)信号，图6示出了与图5的实施例有关的各信号的时序图，表明这些输入信号和输出信号之间的关系，图7示出了一个反转触发器的实施例，该反转触发器适用于本发明的实施例中。
发明详述图1举例说明现有技术的时钟脉冲启动(CLOCK ENABLE)电路10的逻辑图，该电路的问题被本发明所解决。如所示，这一电路10包含一个有一个时钟脉冲输入(CLOCK IN)14，一个数据输入(D)16和一个输出(Q)18的D触发器12。时钟脉冲输入(CLOCK IN)14在信号线20接受一个时钟脉冲输入(CLOCK IN)信号。D输入16在信号线22接受一个时钟脉冲启动(CLOCK ENABLE)输入。D触发器12在Q输出18产生一个启动(ENABLE_Q)信号，这启动(ENABLE_Q)信号通过信号线24至一个双输入“与”门32的第一个输入30。该双输入“与”门32的第二个输入34被接至接受信号线20的时钟脉冲输入(CLOCK IN)信号。“与”门32的输出36在信号线38产生一个时钟脉冲输出(CLOCK OUT)信号。
如图2时钟脉冲输入(CLOCK IN)时间序图40所示，时钟脉冲输入(CLOCK IN)信号是一组由上升边缘42和下降边缘42定义的时钟脉冲的组合。图1中的D触发器12应答于上升边缘42，并传输D输入16上的时钟脉冲启动(CLOCK ENABLE)信号的状态至Q输出18。这样，如图2中时钟脉冲启动(CLOCK ENABLE)时间序图50所示，当时钟脉冲启动(CLOCKE NABLE)信号激活时，一个高信号电平52表明激活，这个高信号电平将在某个上升边缘42开始时在D触发器12内被计时并到达Q输出18，如启动(ENABLE_Q)时间序图56的上升边缘54所示。
当启动(ENABLE_Q)信号处于高电平58时，“与”门32将在时钟脉冲输出(CLOCK OUT)信号线38产生时钟脉冲，如图2时间序图62中时钟脉冲60所示。当时钟脉冲启动(CLOCK ENABLE)信号转换为失活(即低电平)时，如时间序图50中的64处所示，启动(ENABLE_Q)信号将在时钟脉冲输入(CLOCK IN)信号的某个上升边缘42下一个开始时变为失活。然而，由于在D触发器12中的扩散延迟，启动(ENABLE_Q)信号将在时钟脉冲输入(CLOCK IN)信号转变为高位后的一小段时间内仍然滞留激活高位。这种启动(ENABLE_Q)信号激活高位和时钟脉冲输入(CLOCK IN)信号激活高位在“与”门32的第一和第二输入30、34同时存在将导致一个短促的脉冲或输出信号的“错误”66。这个错误可以被电路系统检测到，该电路系统接受时钟脉冲输出(CLOCK OUT)，并可能引起集成电路对其合用的时钟脉冲启动(CLOCK ENABLE)电路10不可预测的操作。
图3说明现有技术一个例子电路70，该电路部分解决图1中电路10例举的问题。图4说明图3中电路的时间序图。如图3和图4中的单元也分别在图1和图2中表上数字。如在图3所示，D触发器12被替换为D触发器72，该触发器有一个下降边缘触发的时钟脉冲输入(CLOCK IN)74(如在时钟脉冲输入(CLOCK IN)处圆圈所示)，一个D输入76和一个Q输出78。D触发器72以与图1中D触发器相似的方式运行；然而，在数据输入76上的时钟脉冲启动(CLOCK ENABLE)信号的状态被传输到时钟脉冲输入(CLOCK IN)信号的下降边缘44上而不是在上升边缘42上的Q输出78。这样，如图4中时间序图80所示，启动(ENABLE Q)输出将在每个时钟脉冲输入(CLOCK IN)信号的下降边缘后由低电平转换为高电平(上升边缘82所示)以及由高电平转换为低电平(下降边缘84所示)。时钟脉冲输出(CLOCK OUT)信号(时间序图90所示)将在时钟脉冲输入(CLOCK IN)信号处于高电平而同时启动(ENABLE_Q)输出也处于高电平时有输出脉冲92。由于启动(ENABLE_Q)信号在时钟输入信号的下降边缘44转换，所以在启动(ENABLE_Q)信号转换时，时钟输入信号始终处于低电平。这样，不可能产生由两个信号同时高电平引起的始终脉冲输出信号的错误。
尽管图3中电路70似乎简单并是时钟脉冲启动电路的直接解决方法，但人们必须理解，当前电路设计是用电路生成软件完成的，该软件根据设计者提供的逻辑方程和状态信息生成集成电路，或类似。这些电路生成软件减少并优化日常工作在集成电路中展开电路路径。设计工程师没能全面控制日常工作。尽管一个设计工程师可能可以精确规定图3中电路70，电路生成软件却可能生成一个和图1中有上述问题的电路10相似的电路。这样，仍然需要无错误的时钟脉冲启动(CLOCK ENABLE)电路，该电路由电路生成软件减少和优化日常工作产生以预期的结果。
图5是根据本发明实施的电路100的逻辑图，本发明的电路生成一个能被无错启动或中断的时钟脉冲输出(CLOCK OUT)信号。电路100的结构能在电路生成软件生成其集成电路的电路路径时，产生的电路100能以预计的方式运行。
电路100含有一个反转触发器110，一个D触发器112和一个异或(XOR)门114。这两个触发器和异或门可以便利地用标准集成电路如74系列(74，74L，74LS，74S，74F等)晶体管-晶体管逻辑电路(TTL)或74C系列或4000系列互补型金属氧化物半导体(CMOS)实现。在本发明优先选用的方法中，触发器110、112和异或(XOR)门114定制或半定制的逻辑电路系统如可编程阵列逻辑(PAL)或应用精确集成电路(ASIC)。
如图5所示，反转触发器110有个触发启动(TE)输入120，一个时钟脉冲(即触发器)输入(CLOCKA)122和数据输出(QA)124。在技术上反转触发器的操作是很成熟的。如，当TE输入120触发启动信号高电平，CLOCKA输入122处的信号上升边缘使QA输出124改变状态(即，触发器从高电平状态变为低电平状态或从低电平状态变为高电平状态)。当TE输入120处于高电平，每个递次的CLOCKA输入122的上升边缘触发QA输出124。当TE输入120处于低电平，QA输出124将不改变其状态而不管CLOCKA输入122逻辑状态的变化。下表说明反转触发器的特征，其中QAt是在CLOCKA输入122上升边缘前的QA输出124的逻辑状态，QAt+1是在CLOCKA输入122上升边缘后的QA输出124的逻辑状态。
下面将按前述特征表叙述图7中作为例子的反转触发器。
D触发器112有一个数据输出(D)130，一个时钟脉冲输入(CLOCKB/)132和一个数据输出(QB)134。(其中“CLOCKB/”后面的“/”表示触发器的负边缘，即触发器应答于CLOCKB/输入的下降边缘，如下所说明)。D触发器的运行在技术上也是很成熟的。如，当D输入130处于高电平，CLOCKB/输入132的下降边缘使QB输出134处于高电平状态而不管以前QB输出的状态。当D输入130处于低电平，CLOCKB/输入132的下降边缘使QB输出134处于低电平状态而不管以前QB输出的状态。
异或(XOR)门114有第一个输入140，第二个输入142和输出144。异或(XOR)门的运行在技术上也是很成熟的。当第一个输入140和第二个输入142处于不同逻辑状态时，其输出144处于高电平状态。当第一个输入140和第二个输入142处于相同的逻辑状态时(即，同时处于高电平或低电平)，其输出144处于低电平状态。
图5中的电路100有一个时钟脉冲输入(CLOCK IN)输入信号152，该信号作为反转触发器110的CLOCKA输入122和D触发器112的CLOCKB/输入132。电路100还有一个时钟脉冲启动(CLOCK ENABLE )输入信号150，该信号作为反转触发器110的TE输入120。反转触发器110的QA输出124产生一个Q1信号154，该信号作为D触发器112的D输入130和异或(XOR)门114的第一输入140。D触发器112的QB输出134在异或(XOR)门114的第二输入142上产生一个Q2信号156。电路100在异或(XOR)门114的输出144产生一个时钟脉冲输出(CLOCK OUT)输出信号158。
图6中表示电路100的工作原理，时间序图200中用时钟脉冲输入(CLOCK IN)代表时钟脉冲输入(CLOCK IN)输入信号152，时间序图202中用时钟脉冲启动(CLOCK ENABLE)中代表时钟脉冲启动(CLOCKENABLE)输入信号150，Q1中代表Q1信号154的时间序图204，Q2中代表Q2信号156的时间序图206以及时钟脉冲输出(CLOCK OUT)中代表时钟脉冲输出(CLOCK OUT)输出信号158的时间序图208均说明电路100的运作。
如时间序图200、204和206所示，时钟脉冲输入(CLOCK IN)输入信号152是一系列有由低向高变化(如变化210和214)以及由高向低变化(如变化212和216)的脉冲。反转触发器110的QA输出124和此后的Q1信号154仅在时钟脉冲输入(CLOCK IN)输入信号由低向高变化(如Q1时间序图204的变化220和222)时改变状态。D触发器112的QB输出134和此后Q2信号156仅在时钟脉冲输入(CLOCK IN)输入信号由高向低变化(如Q2时间序图206的变化224和226)时改变状态。
如时间序图200、202和204所示，如果在时钟脉冲输入(CLOCK IN)输入信号152的由低向高变化210以前，即满足反转触发器110的最少启动时间，产生足够的时钟脉冲启动(CLOCK ENABLE)输入信号150上由高向低变化(如时间序图202的变化228所示)，则时钟脉冲启动(CLOCKENABLE)输入信号150的高电平状态(时间序图202的逻辑状态230所示)启动反转触发器110应答时钟脉冲输入(CLOCK IN)输入信号152的由低向高变化(时间序图200的变化210所示)和反转触发器QA输出124，因此Q1信号154改变其逻辑状态(Q1时间序图204的变化220所示)。只要时钟脉冲启动(CLOCK ENABLE)输入信号150仍然处在高位，反转触发器QA输出124和此后的Q1信号154继续时钟脉冲输入(CLOCK IN)输入信号152每个由低向高变化上改变逻辑状态(时间序图204的变化234，236和222所示)。在一个时钟脉冲启动(CLOCK ENABLE)输入信号150的由高向低变化(时间序图202多变华232所示)之后，Q1信号154仍然处于其当前逻辑状态(时间序图204的逻辑状态238所示)。
如时间序图200、204和206所示，Q2信号156是Q1信号154的半循环延迟的变体。当在时钟脉冲输入(CLOCK IN)输入信号152发生由高向低变化(时间序图200的变化212所示)时，D触发器QB输出134和此后的Q2信号156接受一个逻辑状态(时间序图206的逻辑水平240所示)，该逻辑状态与Q1信号154当前逻辑状态相同(时间序图204的逻辑水平242所示)。
如时间序图200至208所示，受时钟脉冲启动(CLOCK ENABLE)输入信号150控制的时钟脉冲输出(CLOCK OUT)输出信号158是时钟脉冲输入(CLOCK IN)输入信号182的启动/中断的变体。Q1信号154是与Q2信号156异或(XOR)运算的结果，因此，当Q1信号逻辑状态(时间序图204的逻辑状态242所示)和Q2信号逻辑状态(时间序图208的逻辑状态244所示)不同时，时钟脉冲输出(CLOCK OUT)信号逻辑状态是高电平(时间序图208的逻辑状态246所示)。当Q1信号逻辑状态(时间序图204的逻辑状态242所示)和Q2信号逻辑状态(时间序图206的逻辑状态244所示)相同时，时钟脉冲输出(CLOCK OUT)信号逻辑状态是低电平(时间序图208的逻辑状态246所示)。这样，仅在时钟脉冲启动(CLOCK ENABLE)输入信号150处于高逻辑位(时间序图202的逻辑状态230所示)并和时钟脉冲输入(CLOCK IN)信152的由低向高变化(时间序图202的逻辑状态214所示)一致的时间段内，产生时钟脉冲输出(CLOCK OUT)信号脉冲。
图7示出了作为反转触发器110一个组件的电路300的逻辑连接。该电路包含一个正边缘触发的D触发器310和一个异或(XOR)门312。如显示，触发器310有一个数据输入(D)320，一个CLOCK(即，触发者)输入322和高激活数据输出(Q)326。异或(XOR)门312有第一输入330，第二输入332和一个输出334，其运行前面已经叙述。TE输入信号340提供给异或(XOR)门312的第二输入332提供。CLOCKA信号342提供给D触发器310的CLOCK输入322。QA信号346从D触发器310的Q输出326中生成。Q输出326进一步提供给异或(XOR)门312的第一输入330。异或(XOR)门334和触发器310的D输入320连接。
当TE输入信号340处于低电平状态，异或(XOR)门334的输出将处于和异或(XOR)门312的第一输入上的Q输出信号326相同的逻辑状态。这样，Q输出326的当前状态被无变化地装载到触发器310 CLOCKA信号342的每一个变化。另一方面，当TE输入340处于高电平状态，异或(XOR)门312转换加载在其第一输入330的Q输出信号326。因此，Q输出信号326在每出现CLOCKA信号342时触发。
必须理解，通过使用两个触发器110和112，电路生成软件将被限制如所示去连接电路100，因为日常工作中已知电路的减少和优化并不能合并计时触发器的功能。这样，集成电路连接成的电路100将以可预测的方式运行产生无错误时钟脉冲输出(CLOCK OUT)信号158。
以上对本发明的优选的实施例已经进行了详细的说明，所属领域的一般技术人员在本发明的基本发明概念的启示下，可以作出许多改进和/或完善，显然，这些改进和/或完善将依然不违背在权利要求书中所定义的精神和落入权利要求书所限定的范围内。
权利要求
1.一个接受含有第一及第二逻辑状态的输入时钟脉冲信号和含有启动状态及中断状态的输入时钟脉冲启动信号并产生应答于所说的输入时钟脉冲启动信号的输出时钟脉冲信号的电路，所说电路包含一个反转触发器，该触发器含有一个连接到所说的输入时钟脉冲启动信号的启动输入，一个连接到所说的输入时钟脉冲信号的第一时钟脉冲输入信号和一个有第一及第二逻辑状态的第一输出，所说的第一输出根据在所说的第一时钟脉冲输入从所说的第一逻辑状态变为所说的第二逻辑状态和所说的输入时钟脉冲启动信号处于所说的启动状态同时出现才改变其逻辑状态；一个D触发器，该触发器含有一个连接至所说的第一输出的数据输入，一个连接至所说的输入时钟脉冲信号的第二时钟脉冲和一个第二输出，所说的第二输出根据在所说的第二时钟脉冲输入从所说的第二逻辑状态变为所说的第一逻辑状态改变其数据输入状态；和一个组合逻辑电路，该电路含有带有所说的第一输出和所说的第二输出的多个输入，所说的应答于所说的第一输出和第二输出并生成所说的输出时钟脉冲信号的组合逻辑，所说的第一输出和所说的第二输出具有相同的逻辑状态时所说的输出时钟脉冲信号具有第一逻辑状态，所说的第一输出和所说的第二输出不同的逻辑状态时所说的输出时钟脉冲信号具有第二逻辑状态。
2.如权利要求1所述的电路，其特征在于，所说的组合逻辑电路是一个异或门。
3.用于产生无错误时钟脉冲信号的方法，所说的方法包含以下步骤把一个有第一和第二逻辑状态的第一时钟脉冲信号施加于一个反转触发器的一个时钟脉冲输入；用有启动状态和中断状态的启动信号选择地启动所说的反转触发器；从所说的反转触发器产生有第一和第二逻辑状态的触发输出信号，所说的触发输出信号应答于所说的第一时钟脉冲信号和所说的启动信号，当所说的启动信号处于所说的启动状态时所说的触发输出信号在每次出现所说的第一时钟脉冲信号由所说的第一逻辑状态变为所说的第二逻辑状态才改变其逻辑状态，所说的触发输出信号在所说的启动信号处于中断状态时保持其当前状态；所说的触发输出信号施加于一个D触发器的一个数据输入；所说的第一时钟脉冲信号施加于所说的D触发器的一个时钟脉冲输入；从所说的D触发器生成一个D触发输出信号，所说的D触发输出信号同时应答于所说的第一时钟脉冲信号和所说的触发输出，当所说的第一时钟脉冲信号由所说的第二逻辑状态变为第一逻辑状态时所说的D触发输出信号改变其逻辑状态；所说的触发输出信号和D触发器输出信号分别施加于组合逻辑电路的第一和第二输入，所说的组合逻辑电路产生一个输出时钟脉冲信号应答于所说的第一和第二输入，当所说的第一输入和第二输入具有相同的逻辑状态时输出时钟脉冲信号处于第一逻辑状态，当所说的第一输入和第二输入具有不同的逻辑状态时该输出时钟脉冲信号处于第二逻辑状态。
全文摘要
电路(100)使用一个反转触发器(110),一个D触发器(112)和组合逻辑电路(114)生成一个时钟脉冲信号(158),该信号可以被启动或中断而不在时钟脉冲中产生尖峰脉冲或缩断脉冲。这一电路接受一个输入时钟脉冲信号(152)和输入时钟脉冲启动信号(150)。电路(100)产生一个输出时钟脉冲信号(158),这一输出信号是输入时钟脉冲信号(152)的可启动或中断的翻版,由输入时钟脉冲启动信号(150)控制。电路(100)据有的启动或中断操作的优点是用一个控制信号,一组逻辑电路可由一个公用的时钟脉冲信号触发。
文档编号G06F1/04GK1193426SQ96196111
公开日1998年9月16日 申请日期1996年6月6日 优先权日1995年6月7日
发明者小L·R·莫特 申请人:Ast研究公司