专利名称：内部时钟脉冲发生装置的制作方法
技术领域：
本发明涉及生成时钟脉冲的内部时钟脉冲发生装置，尤其涉及采用根据本身生成的时钟脉冲来处理信号的方式(以下称“自激”式)的装置中使用的内部时钟脉冲发生装置。
自激式的装置(以下称“自激式装置”)中有例如运算电路等信息处理装置。自激式装置由生成内部时钟脉冲的时钟脉冲发生器(内部时钟脉冲发生装置)和根据该时钟的脉冲处理信号进行处理的自激式装置本体构成。
由于加工条件、制造上的离散误差、周围温度等周围环境、输入信号的转变等各种条件的变化，存在两种情况。第1种情况是所发生的时钟脉冲的周期变化。第2种情况是在自激式装置本体内部特定的第1节点及第2节点之间所设的路径上，从将信号输入第1节点开始，在路径上处理信号，到将信号在另一个特定的第2节点输出为止，所需要的延迟时间(处理时间)变化。所谓输入信号的转变是指输入信号从高(“H”)电平到低(“L”)电平的变化及从低电平到高电平的变化。
当上述两种情况中至少发生一种情况时，自激式装置就有可能误动作。例如，自激式装置本体的结构是在第1节点用时钟脉冲的有效裕度取入信号，对取入的信号进行处理，在第2节点用下一个时钟脉冲的有效裕度取入处理过的信号。这样，与时钟脉冲同步处理信号时，必须在有效裕度之间处理信号。当在有效裕度之间不能处理信号时，即当有效裕度之间的期间比处理时间短时，自激式装置就会误动作。
因此，自激式装置必须设计成即使条件有所变化也不会误动作，而能经常使有效裕度之间的期间比处理时间长。
可是，为了使有效裕度之间的期间比处理时间长，并不是只是将有效裕度之间的期间和处理时间之差(以下称为“动作裕度”)增大就可以办到。这是因为动作裕度越大，自激式装置处理信号的时间就变得越长。因此，采用尽可能使动作裕度小的方法，才能使自激式装置处理信号的时间变短。
如上所述，为了获得不产生上述的由时钟脉冲周期造成的误动作、且处理信号的时间短的自激式装置，有必要经常使有效裕度之间的期间比处理时间长，而且使动作裕度尽可能地小。
可是，为了使有效裕度之间的期间比处理时间长，而且使动作裕度尽可能地小，却难以确定时钟脉冲的周期。这是因为有必要考虑第1种情况时的时钟脉冲周期的变化及第2种情况时的处理时间的变化。
在“自激式乘法器的设计”(日本电子信息通信学会技术研究报告“集成电路”ICD93-83～93，p7～14，矢野氏著)一文的第5章中发表了减少条件的影响的方法。该方法是一种将自激式装置本体的一部分用作时钟脉冲发生器内部安装的确定时钟脉冲周期用的延迟元件的方法。该方法包括(1)通路随输入而变化的情况，(2)电路复杂的情况，(3)在周围环境的条件下有最大处理时间的通路变化的情况。指出以上3种情况是产生问题的所在。另外还包括(4)在上述(1)的情况下，处理时间随着输入信号的转变而不同的情况。
首先详细说明(4)的情况。
图19是现有的时钟脉冲发生器的结构框图。图20是图19所示的节点n4、di、n5处的各信号的时间图。另外，时钟脉冲控制电路GO1在输入信号从高电平变到低电平时和从低电平变到高电平时使延迟时间相同。将该时钟脉冲控制电路GO1的延迟时间设为Tde。首先，假定使节点n4处的起动信号从低电平变到高电平。从收到该信号起经过时钟脉冲控制电路GO1的延迟时间Tde后，节点di处的信号从高电平变到低电平。从收到该信号起经过延迟电路D′的延迟时间Tdn后，节点n5处的信号从高电平变到低电平。从收到该信号起经过时钟脉冲控制电路GO1的延迟时间Tde后，节点di处的信号从低电平变到高电平。从收到该信号起经过延迟电路D′的延迟时间Tdp后，节点n5处的信号从低电平变到高电平。从收到该信号起经过时钟脉冲控制电路GO1的延迟时间Tde后，节点di处的信号再次从高电平变到低电平。反复进行上述过程，在节点n5处生成内部时钟脉冲。
节点n5处的时钟脉冲在低电平期间(以下称“低期间”)的时间间隔TdL是延迟时间Tdp和延迟时间Tde之和。另一方面，节点n5处的时钟脉冲在高电平期间(以下称“高期间”)的时间间隔TdH是延迟时间Tdn和延迟时间Tde之和。因此，时钟脉冲的占空比(延迟时间TdH延迟时间TdL)与延迟时间Tdn和延迟时间Tdp之差有关。延迟时间TdL和延迟时间TdH不同时，占空比不是1∶1。
要考虑使占空比不为1∶1，且可将两个边缘作为效裕度。作为这样的例子，可举出延迟时间TdL比延迟时间TdH长的情况。这时使短间隔和长间隔不断地重复，生成有效裕度。因此自激式装置本体根据时钟脉冲的两个边缘的时间处理信号时，能在延迟时间TdL前后的有效裕度之间处理信号，但有时不能在延迟时间TdH前后的有效裕度之间处理信号。这时自激式装置就会误动作。为了不产生该误动作，而将产生“Tdn-Tdp”延迟的延迟元件插入(例如)延迟电路D′之后。短间隔的有效裕度之间的时间间隔变得与延迟时间TdL相同，从而消除了误动作。可是，长间隔的有效裕度之间的时间间隔由于延迟元件的作用而变得更长，即由于动作裕度变长，所以存在自激式装置处理信号的时间长的问题。
其次，详细说明(3)的情况。(3)的情况比(4)的情况时的现象更简单。可是，甚至在占空比不需要是1∶1时也有影响，所以问题严重。假定在不同的周围环境的条件下分别有所产生的最大处理时间的通路(关键路径)只有D1、D2、D3、D4、D5这5条。这里，假定图19所示的延迟电路D′的延迟时间与路径D1的处理时间相同。如果周围环境是与路径D1对应的条件，则无问题。可是，当周围环境变成与通路D2～D5对应的条件后，就会产生在有效裕度之间不能处理信号的情况，自激式装置就会误动作。因此，要采用将|Td1-Td2|、|Td1-Td3|、|Td1-Td4|、|Td1-Td5|中产生延迟数值大的延迟元件(例如)紧贴插入延迟电路D′之后的办法。因此，有效裕度之间的时间间隔变得比处理时间长，能消除误动作。可是，在周围环境与路径D1对应的条件下，由于动作裕度变长所以存在自激式装置处理信号的时间变长的问题。
本发明就是为了解决上述问题而开发的，目的在于获得一种发生动作裕度短的时钟脉冲的内部时钟脉冲发生装置。
本发明第1方面所述的装置是生成供给自激式电路的内部时钟脉冲的内部时钟脉冲发生装置，它备有上述自激式电路中与由对处理对象的信号进行处理的通路即组合电路构成的通路相关构成的模拟信号处理部、及生成周期中包含上述模拟信号处理部中生成的延迟时间的上述内部时钟脉冲的时钟脉冲发生装置。
在本发明第2方面所述的装置中，由上述组合电路构成的路径有多条，对应于上述多条通路有多个上述模拟信号处理部，上述时钟脉冲发生装置在上述周期中包含上述多个模拟信号处理部中生成的上述延迟时间中最长的延迟时间。
在本发明第3方面所述的装置中，对应于一条上述路径设置2个上述模拟信号处理部，上述2个模拟延迟信号处理部中的一个包含与输入端连接的第1反相器，上述2个模拟延迟信号处理部中的另一个包含与输出端连接的第2反相器，上述时钟脉冲发生装置在上述周期中包含上述2个模拟信号处理部中生成的上述延迟时间中最长的延迟时间。
在本发明第4方面所述的装置中，上述模拟信号处理部是复制由上述组合电路构成的通路的电路。
在本发明第5方面所述的装置中，上述模拟信号处理部用与由上述组合电路构成的通路中使用的元件相同的元件构成。
在本发明第6方面所述的装置中，上述模拟信号处理部包括只由多个晶体管构成的逻辑门电路部、及与上述逻辑门电路部串联连接的电容或电阻或它们的组合等负载，上述逻辑门电路部的晶体管的个数和上述负载的种类是这样设定的，即由上述组合电路构成的通路中生成的延迟时间随处理条件、温度等周围环境条件的影响而变化，与此相同，该模拟信号处理部中产生的延迟时间也随之变化。
图1是应用本发明的内部时钟脉冲发生装置的电路总体框图。
图2是本发明的实施例1的内部时钟脉冲发生装置的电路图。
图3是表示排队元件GO2的内部结构例的电路图。
图4是本发明的实施例2的内部时钟脉冲发生装置的电路图。
图5是图4所示的内部时钟脉冲发生装置的各节点处的各信号的时间图。
图6是本发明的实施例3的内部时钟脉冲发生装置的模拟信号处理部之一例的电路图。
图7是本发明的实施例3的内部时钟脉冲发生装置的模拟信号处理部之一例的电路图。
图8是本发明的实施例3的内部时钟脉冲发生装置的模拟信号处理部之一例的电路图。
图9是全加法电路之一例的电路图。
图10是本发明的实施例4的内部时钟脉冲发生装置的模拟信号处理部的电路图。
图11是负载LOi之一例的略图。
图12是负载LOi之一例的略图。
图13是负载LOi之一例的略图。
图14是负载LOi之一例的略图。
图15是负载LOi之一例的略图。
图16是负载LOi之一例的略图。
图17是负载LOi之一例的略图。
图18是负载LOi之一例的略图。
图19是现有的内部时钟脉冲发生装置的结构框图。
图20是节点n4、di、n5处的各信号的时间图。
实施例1图1是应用本发明的内部时钟脉冲发生装置(时钟脉冲发生器)的装置总体框图。图1中，10是同步电路，20是自激式装置，21是自激式装置本体，22是时钟脉冲发生器，23是处理自激式装置21内的处理对象的信号的组合电路，FF1是与组合电路23的输入端连接的双稳态多谐振荡电路，FF2是与组合电路23的输出端连接的双稳态多谐振荡电路，n1是施加输入给同步电路10的时钟脉冲的节点，n4是施加同步电路10生成的输入给时钟脉冲发生器22的起动信号的节点，n2是施加同步电路10输出的输入给自激式装置21的数据的节点，n3是施加自激式装置21输出的输入给同步电路10的数据的节点，n5是施加时钟脉冲发生器22生成的输入给自激式装置21的时钟脉冲的节点。
在自激式装置20中有例如运算电路等信息处理装置。自激式装置20由生成时钟脉冲的时钟脉冲发生器22和根据该时钟脉冲处理信号的自激式装置本体21构成。
双稳态多谐振荡电路FF1利用时钟脉冲将信号锁存起来，输出给自激式装置本体21内部的特定的第1节点n10。双稳态多谐振荡电路FF2利用时钟脉冲将自激式装置本体21内部的特定的第2节点n11处的信号锁存起来。组合电路23设置在第1节点n10和第2节点n11之间。组合电路23在不同的周围环境的条件下分别有所产生的最大处理时间的通路只有D1、D2、D3、D4、D5这5条。通路D1～D5分别由组合电路构成，是对处理对象的信号进行处理的通路。周围环境例如包括周围温度等。
图2是本发明的实施例1的内部时钟脉冲发生装置的电路图。图2中，GO1是NAND电路即时钟脉冲控制电路，GO2是排队元件，Dn′(n＝1～5的整数)分别是与图1中的路径Dn相当的模拟信号处理部，di是模拟信号处理部Dn′的输入节点，don(n＝1～5的整数)分别是模拟信号处理部Dn′的输出节点，其它符号与图1中的符号对应。
其次说明图2所示的内部时钟脉冲发生装置的结构。时钟脉冲控制电路GO1的一个输入端连接在节点n4上，另一个输入端连接在节点n5。时钟脉冲控制电路GO1的输出端连接着模拟信号处理部Dn′的全部输入端。排队元件GO2输入端连接在模拟信号处理部Dn′的输出端上。排队元件GO2输出端连接在节点n5上。利用由时钟脉冲控制电路GO1、模拟信号处理部Dn′及排队元件GO2构成的回路生成内部时钟脉冲，所以生成内部时钟脉冲的时钟脉冲发生装置由该回路即时钟脉冲发生器22本身构成。
模拟信号处理部Dn′分别相当于路径Dn。在本实施例中，模拟信号处理部Dn′分别使用复制路径Dn的路径。
排队元件GO2采用这样的元件，即当全部输入变成同一电平时，输出则从高电平变成低电平或从低电平变成高电平。排队元件GO2的内部结构例示于图3。图3中，Pm(m＝1～7的整数)是p沟道MOS晶体管，Nm(m＝1～7的整数)是n沟道MOS晶体管，其它符号与图1中的符号对应。
其次，利用图20中的时间图说明图2所示的内部时钟脉冲发生装置的工作情况。另外，将图20中的Tdn改为Tdn′，将Tdp改为Tdp′。另外，假定时钟脉冲控制电路GO1的输入信号从高电平变成低电平或从低电平变成高电平时，延迟时间相同。设该时钟脉冲控制电路GO1的延迟时间为Tde。另外，假定排队元件GO2采用图3所示的电路。假定排队元件的输入输出之间的延迟时间经常为一恒定的值Tdc。首先将节点n4处的起动信号设定为从低电平变成高电平。从收到该信号开始经过时钟脉冲控制电路GO1的延迟时间Tde后，节点di处的信号从高电平变成低电平。从收到该信号开始经过各模拟信号处理部Dn′的延迟后，节点do1～节点do5处的信号从高电平变成低电平。全部节点do1～节点do5处的信号变成低电平后，节点n5处的信号从高电平变成低电平。节点di处的信号从高电平变成低电平后，节点n5处的信号从高电平变到低电平为止的延迟时间为Tdn′。收到该信号后，经过时钟脉冲控制电路GO1的延迟时间Tde后，节点di处的信号从低电平变成高电平。从收到该信号开始经过各模拟信号处理部Dn的延迟后，节点do1～节点do5处的信号从低电平变成高电平。全部节点do1～节点do5处的信号变成高电平后，节点n5处的信号从低电平变成高电平。节点di处的信号从低电平变成高电平后，节点n5处的信号从低电平变到高电平为止的延迟时间为Tdp′。从收到该信号开始经过时钟脉冲控制电路GO1的延迟时间Tde后，节点di处的信号再次从高电平变成低电平。
节点n5处的时钟脉冲为低电平期间的时间间隔TdL是延迟时间Tdp和延迟时间Tde之和。该延迟时间Tdp′是模拟信号处理部Dn′的延迟时间中的最大值Tdpmax和延迟时间Tdc。另一方面，节点n5处的时钟脉冲为高电平期间的时间间隔TdH是延迟时间Tdn′和延迟时间Tde之和。该延迟时间Tdn′是模拟信号处理部Dn′的延迟时间中的最大值Tdpmax和延迟时间Tdc。
反复进行以上动作，在节点n5生成内部时钟脉冲。节点n5处的信号成为以高电平期间的时间间隔TdH和低电平期间的时间间隔TdL之和为周期的时钟脉冲。节点n4处的起动信号为低电平时，节点di和节点n5处的信号被固定。
其次说明图1所示的电路的工作情况。同步电路10按照在外部生成的在节点n1处的时钟脉冲工作。自激式装置20(时钟脉冲发生器22除外)按照在内部生成的在节点n5处的时钟脉冲工作。
同步电路10将数据输出给节点n2。另外，同步电路10将起动信号输出给节点n4。另外，同步电路10取入节点n3处的数据。
时钟脉冲发生器22根据节点n4处的起动信号将时钟脉冲输出或不输出给节点n5。自激式装置本体21根据节点n5处的时钟脉冲上成数据，并输出给节点n3。另外，自激式装置本体21取入节点n2处的数据。
双稳态多谐振荡电路FF1根据节点n5处的时钟脉冲的有效裕度1取入信号，输出给组合电路23。组合电路23在双稳态多谐振荡电路FF1输出的信号变化后经过延迟时间后，将信号输出给另一双稳态多谐振荡电路FF2。双稳态多谐振荡电路FF2根据节点n5处的时钟脉冲的有效裕度2取入组合电路23输出的信号。因此，在经过组合电路23的延迟时间之前，必须使节点n5处的时钟脉冲的有效裕度2不到达双稳态多谐振荡电路FF2。如果在经过延迟时间之前，节点n5处的时钟脉冲的有效裕度2到达双稳态多谐振荡电路FF2，则自激式装置本体21会误动作。
组合电路23的上述延迟时间是路径D1～D5中输入输出之间的延迟时间中数值最大者。另一方面，如上所述，时钟脉冲发生器22生成至少包含分别与路径D1～D5相当的模拟信号处理部D1′～模拟信号处理部D5′的延迟时间中的最大值的周期的时钟脉冲。通路Dn的延迟时间的最大值和模拟信号处理部Dn′的延迟时间的最大值是相同的值。
如果采用本发明，由于模拟信号处理部Dn′的延迟时间随着由周围环境等引起的路径Dn的延迟时间的变化而变化，时钟脉冲周期也变化，所以有效裕度1、2之间的期间经常比处理时间长，所以具有能防止自激式装置误动作的效果。另外，由于不需要将在现有技术中说明过的延迟元件插入时钟脉冲发生器22内部，所以能使动作裕度尽可能地小，具有处理信号的时间短的效果。另外，由于模拟信号处理部Dn′分别使用复制路径Dn的路径，所以具有自激式电路中包含的通路的延迟时间和模拟信号处理部的延迟时间随着周围环境等条件的变化而发生相同的变化的效果。
考虑到处理条件、制造上的离散误差条件时，有必要在相同的处理条件下制造模拟信号处理部Dn′和组合电路23。能满足这些要求的一种理想的形态是在1个芯片上构成时钟脉冲发生器22和组合电路23。这样，考虑到制造上的离散误差和周围条件构成后，能获得受这些条件的影响小的自激式装置。
实施例2图4是本发明的实施例2的内部时钟脉冲发生装置的电路图。图4中，D6′、D7′分别是模拟信号处理部，D6″、D7″分别是模拟信号处理部本体，G41、G42是反相器，其它符号与图2中的符号对应。
其次，说明图4所示的内部时钟脉冲发生装置的结构。时钟脉冲控制电路GO1的输出端连接在模拟信号处理部本体D6″的输入端和反相器G42的输入端上。模拟信号处理部本体D6″的输出端连接在反相器G41的输入端上。反相器G42的输出端连接在模拟信号处理部本体D7″的输入端上。排队元件GO2的输入端连接在反相器G41′的输出端和模拟信号处理部本体D7″的输出端上。模拟信号处理部本体D6″和模拟信号处理部本体D7″是结构相同的电路。反相器G41和反相器G42是结构相同的电路。其它结构与图2所示的内部时钟脉冲发生装置的结构相同。由模拟信号处理部本体D6″和反相器G41构成模拟信号处理部D6′。由模拟信号处理部本体D7″和反相器G42构成模拟信号处理部D7′。另外，利用由时钟脉冲控制电路GO1、模拟信号处理部D6′、D7′及排队元件GO2构成的回路生成内部时钟脉冲，所以生成内部时钟脉冲的时钟脉冲发生装置由该回路即时钟脉冲发生器22本身构成。
模拟信号处理部本体D6″、D7″相当于图1所示的通路Dn中的一个。在本实施例中，模拟信号处理部本体D6″采用复制通路Dn中的一个通路。同样，模拟信号处理部本体D7″采用复制通路Dn中的另外一个通路。
其次，利用图5中的时间图说明图4所示的内部时钟脉冲发生装置的工作情况。另外，假定时钟脉冲控制电路GO1的输入信号从高电平变成低电平和从低电平变成高电平时，延迟时间相同。设该时钟脉冲控制电路GO1的延迟时间为Tde。另外，假定排队元件GO2采用图3所示的电路。另外，假定排队元件的输入输出之间的延迟时间经常为一恒定的值Tdc。另外，反相器G41及G42的输入信号从高电平变成低电平和从低电平变成高电平时，延迟时间相同。设该反相器G41及G42的延迟时间为Tdi。另外，设输入信号从高电平变成低电平时模拟信号处理部本体D6″及D7″的延迟时间为Tdn。另外，设输入信号从低电平变成高电平时模拟信号处理部本体D6″及D7″的延迟时间为Tdp。设延迟时间Tdn比延迟时间Tdp长。
首先将节点n4处的起动信号设定为从低电平变成高电平。从收到该信号开始经过时钟脉冲控制电路GO1的延迟时间Tde后，节点di处的信号从高电平变成低电平。
从节点di处的信号从高电平变成低电平开始经过模拟信号处理部本体D6″的延迟时间Tdn后，节点n60处的信号从低电平变到高电平。从收到该信号开始经过反相器G41的延迟时间Tdi后，节点do6处的信号从高电平变成低电平。另一方面，经过反相器G42的延迟时间Tdi后，节点n70处的信号从低电平变成高电平。从收到该信号开始经过模拟信号处理部本体D7″的延迟时间Tdp后，节点do7处的信号从高电平变成低电平。节点do7处的信号从高电平变成低电平后，节点do6处的信号从高电平变成低电平。从收到该信号开始经过排队元件GO2的延迟时间Tdc后，节点n5处的信号从高电平变成低电平。
从节点n5处的信号从高电平变成低电平开始经过时钟脉冲控制电路GO1的延迟时间Tde后，节点di处的信号从低电平变成高电平。从收到该信号开始经过模拟信号处理部本体D6″的延迟时间Tdp后，节点n60处的信号从高电平变成低电平。从收到该信号开始经过反相器G41的延迟时间Tdi后，节点do6处的信号从低电平变成高电平。另一方面，经过反相器G42的延迟时间Tdi后，节点n70处的信号从高电平变成低电平。从收到该信号开始经过模拟信号处理部本体D7″的延迟时间Tdp后，节点do7处的信号从低电平变成高电平。节点do6处的信号从低电平变成高电平后，节点do7处的信号从低电平变成高电平。从收到该信号开始经过排队元件GO2的延迟时间Tdc后，节点n5处的信号从低电平变成高电平。
反复进行以上动作，在节点n5生成内部时钟脉冲。节点n5处的信号成为以高电平期间的时间间隔TdH和低电平期间的时间间隔TdL之和为周期的时钟脉冲。节点n4处的起动信号为低电平时，节点di和节点n5处的信号被固定。
如上所述，当延迟时间Tdn比延迟时间Tdp长时，节点n5处的时钟脉冲的低电平期间的时间间隔TdL及高电平期间的时间间隔TdH两者都是延迟时间Tde和延迟时间Tdi和延迟时间Tdn和延迟时间Tdc之和。同样，当延迟时间Tdp比延迟时间Tdn长时，节点n5处的时钟脉冲的低电平期间的时间间隔TdL及高电平期间的时间间隔TdH两者都是延迟时间Tde和延迟时间Tdi和延迟时间Tdp和延迟时间Tdc之和。
由于低电平期间的时间间隔及高电平期间的时间间隔相同，所以时钟脉冲的占空比为1∶1。另外，时钟脉冲的低电平期间的时间间隔及高电平期间的时间间隔两者都包含随着输入信号的转变、不同的延迟时间中长的延迟时间。因此，如果忽略延迟时间Tde和延迟时间Tdi和延迟时间Tdc，则随着输入信号的转变，在延迟时间不同的路径中能生成准确地等于长的延迟时间的2倍的周期的时钟脉冲。
如果采用本实施例，特别是如果将其应用于根据两边缘的时间处理信号的自激式装置本体，则能使自激式装置本体有效地工作。这是因为低电平期间和高电平期间的时间间隔分别包含长的延迟时间，所以能在有效裕度之间处理信号。因此能防止自激式装置的误动作。另外，由于占空比为1∶1，所以不需要将在现有技术中说明过的延迟元件插入时钟脉冲发生器22内部，所以能使动作裕度尽可能地小，具有处理信号的时间变短的效果。
实施例3在实施例1或2中，模拟信号处理部采用复制组合电路23内含有的路径的路径。可是，使用复制的路径时，存在时钟脉冲发生器22的电路面积及消耗功率大的问题。以下说明解决该问题的形态。
图6～图8是本发明的实施例3的内部时钟脉冲发生装置的模拟信号处理部之例的电路图。图6～图8主要是用连接逻辑门、传输门、晶体管各单体的多个元件(以下称″门电路″)构成。图6是与将多个逻辑门G11串联连接的信号处理部对应的模拟信号处理部。图7是与将多个传输门G22连接的信号处理部对应的模拟信号处理部。图7是与将多个电阻负载型NMOS逻辑门G31连接的信号处理部对应的模拟信号处理部。图7中的G21是反相器，图8中的R是电阻，图6～图8中的其他符号与图2中的符号对应。
图6～图8所示的模拟信号处理部如下构成。门电路中用的元件使用与路径Dn上用的处理对象的信号通过的元件相同的元件。另外，使从节点di到节点doi的门电路的输入输出之间的延迟时间与路径Dn的输入输出之间的延迟时间相同。如上所述，通过构成模拟信号处理部，能模仿与路径Dn同样的电源电压变动、处理条件、温度等周围环境的条件的影响。
以图7所示的模拟信号处理部为例进行说明。例如，考虑以设计自激式乘法器的情况为例。乘法器中包括进行乘法处理的乘法阵列部。该乘法阵列部的关键路径的大部分被完全加法器电路占据。图9是完全加法器电路之一例的电路图。图9中的A、B、C是输入端，SUM、CARRY是输出端。如图9所示，完全加法器电路用有G22a、G22b等路径晶体管的电路构成。有路径晶体管的电路一般在完全加法器电路这样的数据总线的主要电路中容易看到。图9所示的完全加法器电路的关键路径的一个待选路径是图9中用箭头表示的路径。该用箭头表示的路径是通过反相器G21a及G21b和路径晶体管G22a及G22b的路径。另一方面，图7所示的模拟信号处理部有通过与反相器G21a及G21b对应的多个反相器G21和与路径晶体管G22a及G22b对应的多个路径晶体管G22的路径。因此，图9中用箭头表示的路径和图7所示的模拟信号处理部作为门的输入条件或寄生电容等不同的电路的特征是同一种类型。如上所述，乘法阵列部的关键路径的大部分被完全加法器电路占据，所以能用图7所示的模拟信号处理部模仿乘法阵列部的关键路径的延迟值的变化的大部分。
如果采用本实施例，由于用与路径Dn上使用门相同的门构成模拟信号处理部，所以能获得模拟与路径Dn同样的处理条件、温度等周围环境的条件的影响、且电路面积及消耗功率小的模拟信号处理部。
实施例4在实施例1或2中，模拟信号处理部采用复制组合电路23内含有的路径的路径。可是，使用复制的路径时，存在时钟脉冲发生器22的电路面积及消耗功率大的问题。以下说明解决该问题的与实施例3不同的形态。
图10是本发明的实施例4的内部时钟脉冲发生装置的模拟信号处理部的电路图。图10所示的模拟信号处理部由多个部分BLi(i＝1～n)构成。各电路部分BLi分别由逻辑门部和负载Li构成。逻辑门部由p沟道MOS晶体管Pij(j＝1～m)及n沟道MOS晶体管Nij构成。负载Li由电容和电阻或它们的组合构成。节点dis是负载LOi的节点di侧的一端，节点dos是负载LOi的节点do侧的另一端。图10中的其它符号与图2中的符号对应。
图10所示的模拟信号处理部如下构成。设计时确定逻辑门部的晶体管的个数及电路部分的个数，使从节点di到节点doi的门电路的输入输出之间的延迟时间与路径Dn的输入输出之间的延迟时间相同。另外，在负载LO1～负载LOn中设定受加工条件、制造上的偏差、周围温度等周围环境、输入信号的转变等各种条件的影响而影响到延迟时间的相当于路径Dn内的负载的负载。通过如上构成模拟信号处理部，能模拟与路径Dn同样的加工条件、周围温度等周围环境的条件的影响。
图11～图18是负载LOi之例的略图。图11是扩散电容负载，例如将n沟道扩散区域L1、节点dis及节点dos导电性地连接起来。图12是晶体管的栅极电容负载，例如将n沟道MOS晶体管L2的栅极L22、节点dis及节点dos导电性地连接起来，并将源极L21及漏极L23接地。图13是半导体布线电容负载，例如将多晶硅布线L3、节点dis及节点dos导电性地连接起来。图14是金属布线电容负载，例如将金属布线L4、节点dis及节点dos导电性地连接起来。
图15是扩散电阻及电容负载，例如将n沟道扩散区域L1的一端和节点dis导电性地连接起来，将另一端和节点dos导电性地连接起来。图16是晶体管的栅极电阻及电容负载，例如将n沟道MOS晶体管L2的栅极L22的一端和节点dis导电性地连接起来，将另一端和节点dos导电性地连接起来，将将源极L21及漏极L23接地。图17是半导体布线电阻及电容负载，例如将多晶硅布线L3的一端和节点dis导电性地连接起来，将另一端和节点dos导电性地连接起来。图18是金属布线电阻及电容负载，例如将金属布线L4的一端和节点dis导电性地连接起来，将另一端和节点dos导电性地连接起来。
如果采用本实施例，通过将多个由逻辑门部和负载LOi构成的电路部分串联连接，能获得模仿与路径Dn同样的处理条件、温度等周围环境的条件的影响、且电路面积及消耗功率小的模拟信号处理部。
另外，也可以将实施例2中的模拟信号处理部包含在实施例1的多个模拟信号处理部中的某几个之中。还可以将实施例3或4应用于实施例2中的模拟信号处理部本体中的模拟信号处理部包含在实施例1的多个模拟信号处理部中的某几个之中。
如果采用本发明的第1方面，则由于模拟信号处理部的延迟时间随着由周围环境等引起的路径的延迟时间的变化而变化，时钟脉冲周期也变化，所以具有减小组合电路的延迟时间和时钟脉冲的周期之差的效果。
如果采用本发明的第2方面，则由于将最长的延迟时间作为时钟脉冲周期，所以具有能防止由时钟脉冲周期随着周围环境等各种条件的变化而产生的自激式电路的误动作的效果。
如果采用本发明的第3方面，则即使组合电路是随着输入从高电平到低电平的变化或从低电平到高电平的变化而变化的电路，也能使含有第1反相器的模拟延迟信号生成部的延迟时间和含有第2反相器的模拟延迟信号生成部全体的延迟时间两者中的某一者经常为最长的延迟时间。因此，即使输入变化，但由于时钟脉冲发生装置经常含有长的延迟时间、生成时钟脉冲，所以能发生周期准确地为延迟时间的2倍、占空比为1∶1的时钟脉冲，具有能防止自激式电路的误动作等、能使电路高效率地工作的效果。
如果采用本发明的第4方面，则由于使用复制组合电路的电路，所以具有自激式电路中含有的路径的延迟时间和模拟信号处理部的延迟时间随着周围环境等条件的变化而发生相同的变化的效果。
如果采用本发明的第5方面，则由于模拟信号处理部用处理对象的信号通过的元件构成，所以具有能减小模拟信号处理部的电路面积及消耗功率的效果。
如果采用本发明的第6方面，则由于模拟信号处理部用将其设定成模仿路径的延迟时间的变化的逻辑门部和负载构成的元件构成，所以具有能减小模拟信号处理部的电路面积及消耗功率的效果。
权利要求
1. 一种生成供给自激式电路的内部时钟脉冲的内部时钟脉冲发生装置，其特征在于备有在上述自激式电路中通过对处理对象的信号进行处理的路径上的某种组合电路形成的通路相关结构的模拟信号处理部、及生成周期中包含上述模拟信号处理部中生成的延迟时间的上述内部时钟脉冲的内部时钟脉冲发生装置。
2.根据权利要求1所述的内部时钟脉冲发生装置，其特征在于由上述组合电路构成的通路有多条，所以与上述多条通路相对应，上述模拟信号处理部也有多个，在上述时钟脉冲发生装置在上述周期中所含的延迟时间，也是在上述多个模拟信号处理部中生成的上述延迟时间中的最长延迟时间。
3.根据权利要求1所述的内部时钟脉冲发生装置，其特征在于对应于一条上述通路设置2个上述模拟信号处理部，在上述2个模拟延迟信号处理部中的一个中包含与输入端连接的第1反相器，在上述2个模拟延迟信号处理部中的另一个中包含与输出端连接的第2反相器，上述时钟脉冲发生装置在上述周期中所含的延迟时间，在上述2个模拟信号处理部中生成的上述延迟时间中最长的延迟时间。
4.根据权利要求1所述的内部时钟脉冲发生装置，其特征在于上述组合电路形成的通路是由上述模拟信号处理部复制的电路。
5.根据权利要求1所述的内部时钟脉冲发生装置，其特征在于上述模拟信号处理部是用在上述组合电路形成的通路中所用的元件相同的元件构成。
6.根据权利要求1所述的内部时钟脉冲发生装置，其特征在于上述模拟信号处理部包括只由多个晶体管构成的逻辑门电路部、及与上述逻辑门电路部串联连接的电容或电阻或它们的组合等负载，上述逻辑门电路部的晶体管的个数和上述负载的种类是这样设定的，即由上述组合电路构成的路径中生成的延迟时间随处理条件、温度等周围环境条件的影响而变化，与此相同，该模拟信号处理部中产生的延迟时间也随之变化。
全文摘要
本发明提供了一种生成时钟脉冲的周期和组合电路的延迟时间之差小的内部时钟脉冲发生装置。供给时钟脉冲的电路中包含的组合电路包括有可能成为关键路径的5个模拟信号处理部。模拟信号处理部D1′～D5′是相当于各信号处理部的电路。生成周期中含有模拟信号处理部D1′～D5′的输入输出之间的延迟最大值的时钟脉冲。因此即使输入时钟脉冲的电路的关键路径变化、组合电路的延迟时间增减,但由于时钟脉冲的周期也与此对应地增减,所以时钟脉冲的周期和组合电路的延迟时间之差变小。
文档编号G06F1/06GK1176418SQ97102698
公开日1998年3月18日 申请日期1997年2月27日 优先权日1996年9月11日
发明者铃木弘明 申请人:三菱电机株式会社