无多图案化冲突的集成电路设计的制作方法
【技术领域】
[0001]本发明涉及半导体领域，更具体地，涉及无多图案化冲突的集成电路设计。
【背景技术】
[0002]通过减小集成电路(IC)中组件的尺寸，半导体工业不断地提高IC的速度和功率。在很大程度上，通过光刻分辨率来推动测量集成芯片中组件尺寸的能力。然而，近几年工具供应商一直无法降低光刻曝光工具(例如，以成功实施EUV光刻)的波长，以致于正在开发的技术节点经常具有小于用于光刻工具中的照射波长的最小部件尺寸。为继续缩小，IC制造工艺使用技巧(例如，浸没式光刻、双色调抗蚀剂等)从而以扩展其有效性的方式提高现存的光刻工具的分辨率。
[0003]多图案化光刻(MPL)是用于先进的技术节点的一种光刻策略，以减小模型之间的最小间距。为实施MPL，IC布局根据算法进行分解，该算法对由小于可打印阈值的间距所隔开的设计模型(design shape)分配不同的“颜色”。不同的颜色对应于不同的光掩模，这样相同颜色的部件形成在多个掩模组的相同掩模上。由于包含在分离的掩模中的部件没有违背可打印的阈值，所以通过分离不同掩模上的IC布局数据，设计模型以小于可打印阈值的间距间隔开。
【发明内容】
[0004]为解决上述问题，本发明提供了一种用于开发多图案化光刻(MPL)兼容的集成电路布局的方法，包括:生成具有多图案化设计层的多个未组装的集成电路(IC)单元；在多个未组装的IC单元上实施结构有效性检查，以识别出具有设置在包含有潜在的多图案化着色冲突的图案中的设计模型的违规IC单元；调整违规IC单元中的设计模型，以消除潜在的多图案化着色冲突并形成多个无违规IC单元；以及组装多个无违规IC单元以形成没有多图案化着色冲突的MPL兼容的IC布局。
[0005]该方法进一步包括:在MPL兼容的IC布局上进行分解算法，以为MPL兼容的IC布局中的设计模型分配三种或更多种颜色。
[0006]其中，多图案化设计层包括三图案化设计层，具有在进行分解算法期间分配的三种不同颜色的设计模型。
[0007]其中，结构有效性检查包括应用于单独的未组装的IC单元的一个或多个设计约束。
[0008]其中，结构有效性检查包括一个或多个基于规则的设计约束。
[0009]其中，实施一个或多个基于规则的设计约束作为设计规则检查(DRC)的一部分。
[0010]其中，结构有效性检查包括禁止由小于或等于GO-间距的间距间隔开的未组装的IC单元中的设计模型接触单元边界的设计约束。
[0011]其中，结构有效性检查包括禁止在未组装的IC单元内沿单元高度方向延伸的设计模型之间具有GO-间距的设计约束。
[0012]其中，结构有效性检查包括禁止设计模型与单元边界由大于O且小于或等于？G0-间距的间距间隔开的设计约束。
[0013]其中，结构有效性检查包括禁止沿单元高度方向穿过未组装的IC单元的中心线的设计模型之间具有GO-间距的设计约束。
[0014]其中，结构有效性检查包括禁止沿单元高度方向穿过未组装的IC单元的中心线的设计模型接触单元边界的设计约束。
[0015]此外，还提供了一种用于开发三图案化光刻(TPL)兼容的集成电路布局的方法，包括:生成具有三图案化设计层的多个未组装的集成电路(IC)单元；使用一个或多个基于规则的设计约束在多个未组装的IC单元上分别实施结构有效性检查，以识别出具有设置在包括有潜在的三图案化着色冲突的图案中的设计模型的违规IC单元；调整违规IC单元中的设计模型，以消除潜在的三图案化着色冲突并形成多个无违规IC单元；以及组装多个无违规IC单元以形成具有沿一个或多个单元边界邻接的多个无违规IC单元中的至少两个的三图案化光刻兼容的IC布局。
[0016]其中，结构有效性检查包括禁止由小于或等于GO-间距的间距间隔开的未组装的IC单元中的设计模型接触单元边界的基于规则的设计约束。
[0017]其中，结构有效性检查包括禁止在未组装的IC单元内沿单元高度方向延伸的设计模型之间具有GO-间距的基于规则的设计约束。
[0018]其中，结构有效性检查包括禁止设计模型与单元边界由大于O且小于或等于？G0-间距的间距间隔开的基于规则的设计约束。
[0019]其中，结构有效性检查包括禁止沿单元高度方向穿过未组装的IC单元的中心线的设计模型之间具有GO-间距的基于规则的设计约束。
[0020]其中，结构有效性检查包括禁止沿单元高度方向穿过未组装的IC单元的中心线的设计模型接触单元边界的基于规则的设计约束。
[0021]此外，还提供了一种配置为开发多图案化光刻(MPL)兼容的集成电路布局的计算机系统，包括:存储元件，配置为存储具有多图案化设计层的多个未组装的集成电路(IC)单元；处理单元，配置为在多个未组装的IC单元上实施结构有效性检查，以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的设计模型的违规IC单元；设计应用，配置为调整违规IC单元中的设计模型，以消除潜在的多图案化着色冲突且形成多个无违规IC单元；以及组装元件，配置为组装多个无违规IC单元，以形成没有多图案化着色冲突的MPL兼容的IC布局。
[0022]该计算机系统进一步包括:着色元件，配置为在MPL兼容的IC布局上进行分解算法的操作，以为MPL兼容的IC布局中的设计模型分配三种或多种颜色。
[0023]其中，多图案化设计层包括三图案化设计层，具有在进行分解算法期间分配的三种不同颜色的设计模型。
【附图说明】
[0024]图1示出了未组装的集成电路(IC)单元上的结构有效性检查的应用以生成多图案化光刻(MPL)兼容的IC布局的流程图的一些实施例。
[0025]图2示出了在未组装的IC单元上实施示例性结构有效性检查以避免具有多个图案化设计层的邻接IC单元之间的着色冲突的一些实施例。
[0026]图3示出了在未组装的IC单元上实施结构有效性检查的方法以生成MPL兼容的IC布局的一些实施例的流程图。
[0027]图4至图8示出了具有示出配置为生成无冲突的三图案化集成电路布局的结构有效性检查规则的设计模型的示例性IC单元的一些实施例。
[0028]图9至图10示出了 IC布局的一些实施例，该IC布局展示了响应于违背结构有效性检查而如何改变IC单元。
[0029]图11示出了配置为在未组装的IC单元上实施结构有效性检查以生成MPL兼容的IC布局的计算机系统的一些实施例。
【具体实施方式】
[0030]本文参考附图进行描述，其中在通篇描述中，相同的参考标号通常用于表示相同的元件，且其中各个结构没有必要按比例绘制。在下文的描述中，为了解释的目的，阐明了许多具体的细节以方便理解。然而，显而易见的是，对于一个本领域的普通技术人员来说，本文描述的一个或多个方面可以用这些具体细节的较小程度进行实践。在其他实例中，公知结构和器件以方框图形式示出以方便理解。
[0031]集成电路(IC)经常通过组装分别包括多个设计模型的多个独立设计的IC单元生成。为了增加集成电路的密度，IC单元可以包括通过允许的最小间距所隔开的多个设计模型。然而，由于集成电路的尺寸不断缩小，光刻工具已经不可能使用单独的光掩模以允许的最小间距打印设计模型。因此，多图案化光刻(例如，双图案化光刻、三图案化光刻等)已经成为普遍使用的技术以实现小于使用单独的光掩模可实现的间距的允许的最小间距(例如，GO-间距)。多图案化光刻使用分解算法以对IC单元中的设计模型分配不同“颜色”，这样由小于GO的间距所隔开的邻近的设计模型分配有不同的颜色。具有相同颜色的模型随后形成在相同的光掩模上，从而避免由小于GO的间距所隔开的设计模型放置在相同的掩模上。
[0032]虽然在双图案化光刻(DPL)中的着色冲突能够使用在冲突图中识别出奇数个环路(具有奇数个连接的闭合环路)的简单工艺进行检测，但是三图案化光刻(TPL)中的着色冲突的检测是更复杂的问题(归类为计算复杂性理论中的一个NP完全问题(NP-compIetep1blem))。此外，由于TPL着色冲突直到进行IC单元组装才被识别出，，因为IC单元以单元级进行调节，然后进行重新组装并且检查颜色冲突，所以TPL着色冲突的校正是一种耗时的工艺。
[0033]因此，本发明的一些方面提供了以下方法和装置:通过在未组装的单独的IC单元上进行结构有效性检查的操作来形成多图案化光刻(MPL)兼容的集成电路布局，以加强避免组装后的MPL冲突的设计约束。在一些实施例中，该方法包括生成具有多图案化设计层的多个未组装的集成电路(IC)单元。使用一个或多个基于规则的设计约束在未组装的IC单元上实施结构有效性检查，以确定具有设置在包括潜在的多图案化着色违规(v1lat1ns)的图案(B卩，能够导致多图案化着色违规的图案)上的模型的违规IC单元。调整违规IC单元中的设计模型以实现多个无违规的IC单元。然后组装多个无违规的IC单元以形成MPL兼容的IC布局。分解算法能够为MPL兼容的IC布局中的模型分配颜色，不实施潜在耗时的组装后颜色冲突检查。
[0034]图1示出了流程图100的一些实施例，该流程图示出了在未组装的IC单元上应用结构有效性检查以生成MPL兼容的IC布局(B卩，具有无冲突的多图案化设计层的IC布局)。
[0035]在单元设计阶段102中，生成了多个具有多图案化设计层的