04a至1104c和CVCl 110，处理单元1114配置为在未组装的IC单元1104a至1104c上实施结构有效性检查以识别出具有设置在包含潜在的多图案化着色冲突的图案中的设计模型的违规的IC单元。潜在的多图案化着色冲突是当违规的IC单元与其他IC单元组装时，会引起多图案化着色冲突的设计模型的图案。结构有效性检查可以包括限制IC单元中的设计模型的布置的一个或多个基于规则的设计约束。
[0078]在一些实施例中，通过1/01122可以将违规提供给允许处理单元1114与外界环境交换信息的输出界面1124。在一些实施例中，计算机系统1100还包括一个或多个输入界面1126，以允许设计师访问设计应用1120，该设计应用配置为调整违规的IC单元中的设计模型以改变包括潜在的多图案化着色冲突的图案，从而获得多个无违规的IC单元1104a y至1104c z。
[0079]组装部件1118配置为接收多个无违规的IC单元1104a '至1104c '和组装多个无违规的IC单元1104a Z至1104c Z以形成多图案化光刻(MPL)兼容的IC布局1106。当组装多个无违规的IC单元1104a z至1104c z时，无违规的IC单元1104a ,至1104c ,彼此接触，这样第一单元1104a z的单元边界与邻近的第二单元1104b z的单元边界邻接。由于无违规的IC单元1104a z至1104c z不违背结构有效性检查，所以在MPL兼容的IC布局1106中(即，组装后邻近的单元内或之间)不会出现着色冲突。
[0080]着色工具节点1116配置为在MPL兼容的IC布局1106上进行分解算法的操作。分解算法对MPL兼容的IC布局1106中的设计模型分配颜色。在一些实施例中，分解算法配置为对MPL兼容的IC布局1106中的设计模型分配三种或更多种“颜色”。通过对邻近的设计模型分配不同的颜色，由不同的光掩模形成邻近的设计模型，从而避免由小于GO的间距间隔开的设计模型放置在多掩模组的相同的光掩模上。
[0081]应该理解，对本领域的普通技术人员可以基于对本说明书和附图的阅读和/或理解做出等效的改变和/或修改。本发明包括所有这种修改和改变且通常不限于此。例如，尽管所公开的IC布局作为包括多个包括正方形或长方形的设计模型示出，应该理解，这种形状不作为限制的目的。相反，所公开的方法和装置可以用于具有由设计规则允许的任何几何形状的设计模型的设计。此外，所公开的模型可以包含在任何MPL设计层中，例如，金属互连层、多晶硅层、有源层等。
[0082]此外，虽然关于几个实施例中仅一个已经公开了特定的特征或方面，也许期望的是这些特征或方面可以与其他实施例的一个或多个其他的特征和/或方面结合。此外，在某种程度上，“包括”、“具有”、“有”、“用”或它们的变体用于细节描述或权利要求，这种术语意指以类似于“包括”的方式包含术语“包括”。同样地，“示例性的”意为用作实例，并不必须是最好的。还应该理解，为了简单和易于理解的目的，本文描述的部件、层和/或元件关于彼此以特定的尺寸和/或方向示出，且实际尺寸和/或方向可以基本上不同于本文所示的尺寸和/或方向。
[0083]因此，本发明涉及通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻(MPL)兼容的集成电路布局的方法和装置以加强避免组装后MPL冲突的设计约束。
[0084]在一些实施例中，本发明涉及开发多图案化光刻(MPL)兼容的集成电路布局的方法。该方法包括生成具有多个图案化设计层的多个未组装的集成电路(IC)单元。该方法还包括在多个未组装的IC单元上实施结构有效性检查以识别出具有设置在包含潜在的多图案化着色冲突的图案上的设计模型的违规的IC单元。该方法还包括调整违规的IC单元中的设计模型以消除潜在的多图案化着色冲突且形成多个无违规的IC单元，且组装多个无违规的IC单元以形成没有多图案化着色冲突的MPL兼容的IC布局。
[0085]在其他实施例中，本发明涉及开发三图案化光刻(TPL)兼容的集成电路布局的方法。该方法包括生成具有三图案化设计层的多个未组装的集成电路(IC)单元，且使用一个或多个基于规则的设计约束在多个未组装的IC单元上分别实施结构有效性检查以识别出具有设置在包含潜在的三图案化着色冲突的图案中的设计模型的违规的IC单元。该方法还包括调整违规的IC单元中的设计模型以消除潜在的三图案化着色冲突且形成多个无违规的IC单元，且组装多个无违规的IC单元以形成具有沿一个或多个单元边界邻接的多个IC单元中的至少两个IC单元的三图案化光刻兼容的IC布局。
[0086]在其他实施例中，本发明涉及配置为开发多图案化光刻(MPL)兼容的集成电路布局的计算机系统。该计算机系统包括配置为存储具有多图案化设计层的多个未组装集成电路(IC)单元的存储元件。该计算机系统还包括配置为在多个未组装IC单元上实施结构有效性检查以识别出具有设置在包含潜在的多图案化着色冲突的图案中的设计模型的违规的IC单元的处理单元。该计算机系统还包括配置为调整违规的IC单元中的设计模型以消除潜在的多图案化着色冲突且形成多个无违规的IC单元的设计应用。该计算机系统还包括配置为组装多个无违规的IC单元以形成没有多图案化着色冲突的MPL兼容的IC布局的组装元件。
【主权项】
1.一种用于开发多图案化光刻(MPL)兼容的集成电路布局的方法,包括: 生成具有多图案化设计层的多个未组装的集成电路(IC)单元； 在所述多个未组装的IC单元上实施结构有效性检查，以识别出具有设置在包含有潜在的多图案化着色冲突的图案中的设计模型的违规IC单元； 调整所述违规IC单元中的设计模型，以消除所述潜在的多图案化着色冲突并形成多个无违规IC单元；以及 组装所述多个无违规IC单元以形成没有所述多图案化着色冲突的MPL兼容的IC布局。
2.根据权利要求1所述的方法，进一步包括: 在所述MPL兼容的IC布局上进行分解算法，以为所述MPL兼容的IC布局中的所述设计模型分配三种或更多种颜色。
3.根据权利要求2所述的方法，其中，所述多图案化设计层包括三图案化设计层，具有在进行所述分解算法期间分配的三种不同颜色的设计模型。
4.根据权利要求1所述的方法，其中，所述结构有效性检查包括应用于单独的未组装的IC单元的一个或多个设计约束。
5.根据权利要求1所述的方法，其中，所述结构有效性检查包括一个或多个基于规则的设计约束。
6.根据权利要求5所述的方法，其中，实施所述一个或多个基于规则的设计约束作为设计规则检查(DRC)的一部分。
7.根据权利要求1所述的方法，其中，所述结构有效性检查包括禁止由小于或等于GO-间距的间距间隔开的未组装的IC单元中的设计模型接触单元边界的设计约束。
8.根据权利要求1所述的方法，其中，所述结构有效性检查包括禁止在未组装的IC单元内沿单元高度方向延伸的设计模型之间具有GO-间距的设计约束。
9.一种用于开发三图案化光刻(TPL)兼容的集成电路布局的方法，包括: 生成具有三图案化设计层的多个未组装的集成电路(IC)单元； 使用一个或多个基于规则的设计约束在所述多个未组装的IC单元上分别实施结构有效性检查，以识别出具有设置在包括有潜在的三图案化着色冲突的图案中的设计模型的违规IC单元； 调整所述违规IC单元中的设计模型，以消除所述潜在的三图案化着色冲突并形成多个无违规IC单元；以及 组装所述多个无违规IC单元以形成具有沿一个或多个单元边界邻接的多个无违规IC单元中的至少两个的三图案化光刻兼容的IC布局。
10.一种配置为开发多图案化光刻(MPL)兼容的集成电路布局的计算机系统,包括: 存储元件，配置为存储具有多图案化设计层的多个未组装的集成电路(IC)单元； 处理单元，配置为在所述多个未组装的IC单元上实施结构有效性检查，以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的设计模型的违规IC单元； 设计应用，配置为调整所述违规IC单元中的所述设计模型，以消除所述潜在的多图案化着色冲突且形成多个无违规IC单元；以及 组装元件，配置为组装所述多个无违规IC单元，以形成没有所述多图案化着色冲突的 MPL兼容的IC布局。
【专利摘要】本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。
【IPC分类】G06F17-50
【公开号】CN104765900
【申请号】CN201410119998
【发明人】何建霖, 徐金厂, 林宏隆, 杨稳儒, 郑仪侃, 欧宗桦, 郑文立, 谢艮轩, 张晴翔, 陈庭榆, 田丽钧
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年7月8日
【申请日】2014年3月27日
【公告号】DE102014119025A1, US9026971