据在此描述的一些实施例的计算机系统。计算机系统总体上可W是能够执行计算的任意系统。具体地，计算机系统可W为微处理器、专用集成电路、分布式 计算系统、云计算系统，或者目前已知或者后续研发的任意其它计算系统。计算机系统602 包括处理器604、存储器606和存储设备608。计算机系统602可W与显示器614、键盘610 和定点设备612进行禪合。存储设备608 -般可W是能够存储数据的任意设备。具体地， 存储设备可W是磁存储设备、光存储设备或磁光存储设备，或者其可W基于快闪存储器和/ 或配备电池的存储器。存储设备608可W存储应用616、操作系统618和数据620。
[0060] 应用616可W包括指令，该指令当由计算机602执行时，使得计算机602执行本公 开中隐含或明确描述的一个或多个过程。数据620可W包括被输入到应用616中或者由应 用616输出的任意数据。
[0061] W下描述被呈现W使得本领域技术人员能够制造并使用本发明。针对所公开的实 施例的各种修改对于本领域技术人员而言将是显而易见的，并且在此定义的总体原则可W 被应用于其它实施例和应用而并不偏离本发明的精神和范围。因此，本发明不限于所示的 实施例，而是将被赋予与在此公开的原则和特征一致的最宽范围。
[0062] 本公开中所描述的数据结构和代码可W被部分地或完全地存储在非瞬态计算机 可读存储介质和/或硬件模块和/或硬件装置上。非瞬态计算机可读存储介质包括所有计 算机可读存储介质，仅有的例外是传播中的电磁波或信号。具体地，非瞬态计算机可读存储 介质包括但不限于易失性存储器、非易失性存储器、磁存储设备和光存储设备，诸如磁盘驱 动器、磁带、CD(紧凑盘）、DVD(数字多功能盘或数字视频盘），或者目前已知或后续研发的 能够存储代码和/或数据的其它媒体。本公开中所描述的硬件模块或装置包括但不限于专 用集成电路（ASIC)、现场可编程口阵列（FPGA)、专用或共享处理器，和/或目前已知或后续 研发的其它硬件模块或装置。
[0063] 本公开中所描述的方法和过程可W被部分地或完全地体现为存储在非瞬态计算 机可读存储介质或设备中的代码和/或数据，使得当计算机系统读取并执行该代码和/或 数据时，该计算机系统执行相关联的方法和过程。方法和过程还可W被部分地或完全地体 现在硬件模块或装置中。注意，方法和处理可W使用代码、数据W及硬件模块或装置的组合 来体现。
[0064] 仅出于说明和描述的目的已经呈现了本发明的实施例的前述描述。它们不旨在是 穷举的或者将本发明限于所公开的形式。因此，许多修改和变型对于本领域技术人员将是 显而易见的。此外，W上公开不旨在于限制本发明。本发明的范围由所附权利要求限定。
【主权项】
1. 一种用于引导电路优化的方法，所述方法包括： 针对电路设计中的逻辑路径链的集合计算总松弛的集合，其中每个逻辑路径链从仅发 射信号但不捕获信号的主输入或时序电路元件开始，并且在仅捕获信号但不发射信号的主 输出或时序电路元件处结束；以及 基于所述总松弛的集合来引导所述电路设计的电路优化。2. 根据权利要求1所述的方法，其中所述引导涉及不试图解决在其总松弛大于或等于 零的逻辑路径链中的逻辑路径的时序违规。3. 根据权利要求1所述的方法，其中所述引导涉及试图解决在其总松弛为负的逻辑路 径链中的逻辑路径的时序违规。4. 根据权利要求1所述的方法，其中所述引导涉及试图增大其总松弛为负的逻辑路径 链的总松弛。5. 根据权利要求1所述的方法，其中所述引导涉及基于有多少具有负松弛的逻辑路径 链包括逻辑路径来向所述逻辑路径指派优先级，其中所述电路优化试图按照优先级的降序 来增大逻辑路径的时序松弛。6. 根据权利要求1所述的方法，其中所述引导涉及在所述总松弛的集合中的所有总松 弛大于或等于零时终止电路优化。7. -种存储指令的非瞬态计算机可读存储介质，所述指令当由计算机执行时，使得所 述计算机执行一种用于引导电路优化的方法，所述方法包括： 针对电路设计中的逻辑路径链的集合计算总松弛的集合，其中每个逻辑路径链从仅发 射信号但不捕获信号的主输入或时序电路元件开始，并且在仅捕获信号但不发射信号的主 输出或时序电路元件处结束；以及 基于所述总松弛的集合来引导所述电路设计的电路优化。8. 根据权利要求7所述的非瞬态计算机可读存储介质，其中所述引导涉及不试图解决 在其总松弛大于或等于零的逻辑路径链中的逻辑路径的时序违规。9. 根据权利要求7所述的非瞬态计算机可读存储介质，其中所述引导涉及试图解决在 其总松弛为负的逻辑路径链中的逻辑路径的时序违规。10. 根据权利要求7所述的非瞬态计算机可读存储介质，其中所述引导涉及试图增大 其总松弛为负的逻辑路径链的总松弛。11. 根据权利要求7所述的非瞬态计算机可读存储介质，其中所述引导涉及基于有多 少具有负松弛的逻辑路径链包括逻辑路径来向所述逻辑路径指派优先级，其中所述电路优 化试图按照优先级的降序来增大逻辑路径的时序松弛。12. 根据权利要求7所述的非瞬态计算机可读存储介质，其中所述引导涉及在所述总 松弛的集合中的所有总松弛大于或等于零时终止电路优化。13. -种装置，包括： 处理器；和 存储指令的非瞬态存储介质，所述指令当由所述处理器执行时，使得所述装置执行一 种用于引导电路优化的方法，所述方法包括： 针对电路设计中的逻辑路径链的集合计算总松弛的集合，其中每个逻辑路径链从仅发 射信号但不捕获信号的主输入或时序电路元件开始，并且在仅捕获信号但不发射信号的主 输出或时序电路元件处结束；以及 基于所述总松弛的集合来引导所述电路设计的电路优化。14. 根据权利要求13所述的装置，其中所述引导涉及不试图解决在其总松弛大于或等 于零的逻辑路径链中的逻辑路径的时序违规。15. 根据权利要求13所述的装置，其中所述引导涉及试图解决在其总松弛为负的逻辑 路径链中的逻辑路径的时序违规。16. 根据权利要求13所述的装置，其中所述引导涉及试图增大其总松弛为负的逻辑路 径链的总松弛。17. 根据权利要求13所述的装置，其中所述引导涉及基于有多少具有负松弛的逻辑路 径链包括逻辑路径来向所述逻辑路径指派优先级，其中所述电路优化试图按照优先级的降 序来增大逻辑路径的时序松弛。18. 根据权利要求13所述的装置，其中所述引导涉及在所述总松弛的集合中的所有总 松弛大于或等于零时终止电路优化。
【专利摘要】描述了用于引导电路优化的技术和系统。一些实施例针对电路设计中的逻辑路径链的集合计算总松弛的集合。每个逻辑路径链从仅发射信号但不捕获信号的主输入或时序电路元件开始，并且在仅捕获信号但不发射信号的主输出或时序电路元件处结束。接下来，实施例基于总松弛的集合来引导电路设计的电路优化。
【IPC分类】G06F17/50
【公开号】CN104969226
【申请号】CN201380072158
【发明人】曹爱群
【申请人】美商新思科技有限公司
【公开日】2015年10月7日
【申请日】2013年12月26日
【公告号】DE112013005833T5, US20140181779, WO2014105988A1