专利名称：具有隐藏式更新内存功能的1－t内存结构及其操作方法
技术领域：
本发明涉及一种具有隐藏式更新内存功能的1-T内存结构及其操作方法，其利用一数据锁存器并采用并行电性路径的设计，来有效地解决传统上存取与更新动作发生冲突而导致数据遗失的问题。
本发明的另一目的是提供一种具有隐藏式更新内存功能的1-T内存结构及其操作方法，其使用一并行电性路径的设计，配合简单的操作逻辑法则(algorithm)来降低操作上的复杂度，并达到解决冲突所导致数据遗失的问题。
本发明的目的是这样实现的本发明提供一种具有隐藏式更新内存功能的1-T内存结构及其操作方法，其利用分享式数据锁存器并采用并行电性路径的设计来配置数据锁存器，来有效地解决传统上存取与更新动作发生冲突而导致数据遗失的问题。所述具有隐藏式更新内存功能的1-T内存结构包括多个内存阵列(memory array)，用于储存数据信号；多个感测放大器(senseamplifier)，用于分别放大及暂存所对应的内存阵列(memory array)中的数据信号；一选择器，用于根据一周期指示信号经由一总线送出在所述感测放大器内放大的数据信号；及一分享式数据锁存器，接收并储存来自所述选择器送出的数据信号。所述具有隐藏式更新内存功能的1-T内存结构的操作方法包括下列步骤比较发生存取及更新要求冲突的地址是否在同一内存阵列中；若所述冲突是发生在同一内存阵列中，则决定目前的工作模式；若是在数据存取周期模式中，则同时经一感测放大器更新数据信号并经一分享式数据锁存器存取所需数据信号；若是在数据更新周期模式中，则先储存需要更新的数据信号于所述分享式数据锁存器中，并在完成数据存取动作后利用盗取技术(cycle-stealing technique)将更新数据信号存回原内存阵列中。
具体地讲，本发明提供一种具有隐藏式更新内存功能的1-T内存结构，包括多个内存阵列，用于储存数据信号；
多个感测放大器库，用于分别放大及暂存所对应的内存阵列中的数据信号；一选择器，用于根据一周期指示信号经由一总线送出在所述感测放大器内放大的数据信号；及一分享式数据锁存器，接收并储存自所述选择器送出的数据信号。
所述的周期指示信号为一存取周期信号或一数据更新周期信号其中之一。
所述的总线为一长位线对。
本发明还提供一种具有隐藏式更新内存功能的1-T内存结构，包括一列地址锁存器，用于接收外部输入的列地址数据信号并输出所述外部列地址所在的内存阵列(MAT)地址；一目前地址定时器，用于输出一控制目前地址的时序信号；一目前地址计数器，用于根据所述时序信号输出所述目前列地址所在的内存阵列(MAT)地址；一地址比较器，用于比较所述外部列地址所在的内存阵列(MAT)地址及所述目前列地址所在的内存阵列(MAT)地址；一命令控制器，用于根据所述地址比较器的比较结果输出一工作周期信号；一多任务器，用于分别接收来自所述列地址锁存器及地址计数器的列地址；一列地址译码器，用于译码来自所述多任务器的列地址；一内存阵列，用于根据所述译码的列地址输出相对应的数据信号；一感测放大器，用于放大且暂存所述输出数据信号；一选择器，用于根据所述工作周期信号经由一总线送出在所述感测放大器内放大的数据信号；及一分享式数据锁存器，接收并储存来自所述选择器送出的数据信号。
所述的工作周期信号为一更新周期信号。
所述的工作周期信号为一存取周期信号。
所述总线为一长位线对。
本发明还提供一种具有隐藏式更新内存功能的1-T内存结构的操作方法，包括下列步骤比较发生存取及更新要求冲突的地址是否在同一内存阵列中；若所述冲突是发生在同一内存阵列中，则决定目前的工作周期模式；若是在数据存取周期模式中，则同时经一感测放大器更新数据信号并经一分享式数据锁存器存取所需数据信号；及若是在数据更新周期模式中，则先储存需更新的数据信号于所述分享式数据锁存器中，并在完成所述数据存取动作后利用盗取技术将更新数据信号回存至原内存阵列中。
在所述存取周期模式的步骤中，还包括将所述存取数据信号使用一总线来传送至所述分享式数据锁存器并使用对应的区域输出入总线及主输出入总线作存取动作。
所述的总线使用一长位线对。
在所述更新周期模式的步骤中，所述更新数据信号使用一总线来传送至分享式数据锁存器。
所述的总线使用一长位线对。
所述的盗取技术使用数据更新周期信号的切换工作周期进行回存数据的动作。
图3是图2中的隐藏更新电路部分的示意图；图4是本发明的操作结构图；以及图5是本发明的操作流程图。其中41--命令控制器 42--定时器(timer) 43--列地址锁存器44--地址计数器 45--MAT地址比较器 46--多任务器47--列地址译码器 48--行地址译码器 49--内存阵列区块本发明结构还包括部分SAB与部分SDL的内部电路连接所构成的隐藏式更新电路，见图3。在图3中，所述选择器SAS是由居中二个与门AND及二个通闸(pass gate)PG所构成。如图3所示，当信号MAT_SEL为1时，表示此MAT被选择来进行内存存取的动作。此时，须进一步由周期信号ACCESS_HIT及ACCESS_MISS来决定是否存取数据与更新数据有无冲突的问题，进而判断传送至对应的数据锁存器SDL的路径是经由长位线LNBL/LNBLB或经由区域输出入总线LIO。信号ACCESS_HIT是指所述冲突发生于一数据存取周期，而信号ACCESS_MISS则指所述冲突并未发生于一数据更新周期。如图2及图3所示，在数据存取周期发生的冲突会使经感测放大器放大的存取数据信号经由长位线LNBL/LNBLB送至对应的数据锁存器SDL，并在更新数据信号被输入至感测放大器库SAB进行更新动作时，数据锁存器SDL同时将存取数据信号经由其对应的区域输出入总线LIOL，再经由主要输出入总线MIO输出完成数据信号存取的动作。另一方面，在数据更新周期发生的冲突会使经感测放大器库SAB放大的更新数据信号经由长位线LNBL/LNBLB送至对应的数据锁存器SDL，并在存取数据信号被输入至感测放大器库SAB进行放大动作并经总线MIO完成存取动作后，再将更新数据信号经由长位线LNBL/LNBLB及原感测放大器库SAB送回相对应的内存组MMAT中进行更新数据的动作。例如，当放大器库SABi的MAT i数据信号在存取周期发生冲突时，会先使(enable)长位线LNBL/LNBLB输出所述存取数据信号至锁存器SDL i，接着，当MAT i内要更新的数据信号(未显示)被送至放大器库SAB i作更新时，锁存器SDLi同时使(enable)其对应的总线LIOLi及总线MIO将储存于其内的存取数据信号经由此二总线输出，藉此同时完成更新数据信号及存取数据信号的动作。当放大器库SAB i的MAT i数据信号在更新周期发生冲突时，会先使(enable)长位线LNBL/LNBLB输出所述更新数据信号至锁存器SDL i，接着，在存取数据信号被输入至感测放大器库SAB i进行放大动作并经总线MIO完成存取动作后，再致能(enable)长位线LNBL/LNBLB并将总线MIO失能(disable)以便将更新数据信号经由长位线LNBL/LNBLB及原感测放大器库SAB i送回相对应的内存阵列MAT i中进行更新数据的动作。
参考图4，为清晰起见，只将操作时所需的相关结构以方块图方式来表示。在图4中，所述结构包括一命令控制器41、一定时器42、一列地址锁存器43、一地址计数器44、一MAT地址比较器45、一多任务器46、一列地址译码器47、一行地址译码器48及一内存阵列区块49。如图4所示，当一冲突事件发生时，所述列地址锁存器43接收一外部列地址并输出所述外部列地址所在的MAT地址EMAT至所述MAT地址比较器45中。所述比较器45利用一命令控制器41来与根据所述定时器42而自所述地址计数器44输出的MAT地址MATA作比较，来输出信号ACCESS_HIT及ACCESS_MISS，以判断冲突发生于何种周期的依据。此时，列地址锁存器43及地址计数器44分别输入一内部列地址IRA及一列地址RRA至多任务器中，经由多任务器控制选择将经过所述行地址译码器48及所述列地址译码器47译码的地址由所述内存阵列区块49(如图2所示结构)来执行隐藏式数据更新或存取功能。
执行的步骤如下述参考图5，图5是在图4结构下的操作流程。在图5中，所述结构的操作方法包括下列步骤比较发生存取及更新要求冲突的地址是否在同一内存阵列中(S1)；若所述冲突是发生在同一内存阵列中，则决定目前的工作模式(S2)；若是在存取周期模式中，则同时经一感测放大器更新数据信号并经一分享式数据锁存器存取所需数据信号(S3)；若是在更新周期模式中，则先储存需更新的数据信号于所述分享式数据锁存器中，并在完成数据存取动作后利用盗取技术将更新数据信号存回原内存阵列中(S4)。
如图5所示，当目前数据信号遭遇更新与存取冲突问题时，须先判断是否所述冲突系在同一内存阵列中发生(S1)，若是，须进一步决定目前数据冲突发生的时间点所属工作周期(S2)。也就是，须由信号ACCESS_HIT及ACCESS_MISS来决定接下来的处理方式，包括经由长位线LNBL/LNBLB传送至对应的数据锁存器SDL。信号ACCESS_HIT系指所述冲突发生于一数据存取周期，而信号ACCESS_MISS则指所述冲突并未发生于一数据更新周期。同时配合图2、3及图4作参考，在数据存取周期发生的冲突会使经感测放大器库SAB放大的存取数据信号经由长位线LNBL/LNBLB送至对应的数据锁存器SDL，并在更新数据信号被输入至感测放大器库SAB进行更新动作时，数据锁存器SAL同时将存取数据信号经由其对应的区域输出入总线LIOL及主输出入总线MIO输出完成数据信号存取的动作(S3)。另一方面，在数据更新周期发生的冲突会使经感测放大器库SAB放大的更新数据信号经由长位线LNBL/LNBLB送至对应的数据锁存器SAL，并在存取数据信号被输入至感测放大器库SAB进行放大动作并经总线MIO完成存取动作后，再将更新数据信号经由长位线LNBL/LNBLB及原感测放大器库SAB送回相对应的内存阵列MAT中储存，其中，所述回存动作系利用周期信号的切换时间来处理，此方式被称作盗取技术(cycle-stealingtechnique)(S4)。
虽然本发明已以一较佳实施例公开如上，然其并非用于限定本发明，任何本领域普通技术人员，在不脱离本发明的精神及范围内，当可做更动与润饰，因此本发明的保护范围以权利要求为准。
权利要求
1.一种具有隐藏式更新内存功能的1-T内存结构，包括多个内存阵列，用于储存数据信号；多个感测放大器库，用于分别放大及暂存所对应的内存阵列中的数据信号；一选择器，用于根据一周期指示信号经由一总线送出在所述感测放大器内放大的数据信号；及一分享式数据锁存器，接收并储存自所述选择器送出的数据信号。
2.如权利要求1所述的1-T内存结构，其特征在于，所述的周期指示信号为—存取周期信号或一数据更新周期信号其中之一。
3.如权利要求1所述的1-T内存结构，其特征在于，所述的总线为一长位线对。
4.一种具有隐藏式更新内存功能的1-T内存结构，包括一列地址锁存器，用于接收外部输入的列地址数据信号并输出所述外部列地址所在的内存阵列(MAT)地址；一目前地址定时器，用于输出一控制目前地址的时序信号；一目前地址计数器，用于根据所述时序信号输出所述目前列地址所在的内存阵列(MAT)地址；一地址比较器，用于比较所述外部列地址所在的内存阵列(MAT)地址及所述目前列地址所在的内存阵列(MAT)地址；一命令控制器，用于根据所述地址比较器的比较结果输出一工作周期信号；一多任务器，用于分别接收来自所述列地址锁存器及地址计数器的列地址；一列地址译码器，用于译码来自所述多任务器的列地址；一内存阵列，用于根据所述译码的列地址输出相对应的数据信号；一感测放大器，用于放大且暂存所述输出数据信号；一选择器，用于根据所述工作周期信号经由一总线送出在所述感测放大器内放大的数据信号；及一分享式数据锁存器，接收并储存来自所述选择器送出的数据信号。
5.如权利要求4所述的1-T内存结构，其特征在于，所述的工作周期信号为一更新周期信号。
6.如权利要求4所述的1-T内存结构，其特征在于，所述的工作周期信号为一存取周期信号。
7.如权利要求4所述的1-T内存结构，其特征在于，所述总线为一长位线对。
8.一种具有隐藏式更新内存功能的1-T内存结构的操作方法，包括下列步骤比较发生存取及更新要求冲突的地址是否在同一内存阵列中；若所述冲突是发生在同一内存阵列中，则决定目前的工作周期模式；若是在数据存取周期模式中，则同时经一感测放大器更新数据信号并经一分享式数据锁存器存取所需数据信号；及若是在数据更新周期模式中，则先储存需更新的数据信号于所述分享式数据锁存器中，并在完成所述数据存取动作后利用盗取技术将更新数据信号回存至原内存阵列中。
9.如权利要求8所述的操作方法，其特征在于，在所述存取周期模式的步骤中，还包括将所述存取数据信号使用一总线来传送至所述分享式数据锁存器并使用对应的区域输出入总线及主输出入总线作存取动作。
10.如权利要求9所述的操作方法，其特征在于，所述的总线使用一长位线对。
11.如权利要求8所述的操作方法，其特征在于，在所述更新周期模式的步骤中，所述更新数据信号使用一总线来传送至分享式数据锁存器。
12.如权利要求11所述的操作方法，其特征在于，所述的总线使用一长位线对。
13.如权利要求8所述的操作方法，其特征在于，所述的盗取技术使用数据更新周期信号的切换工作周期进行回存数据的动作。
全文摘要
本发明涉及一种具有隐藏式更新内存功能的1－T内存结构及其操作方法，所述内存结构包括多个内存阵列；多个感测放大器；一选择器；及一分享式数据锁存器。所述内存结构的操作方法包括下列步骤比较发生存取及更新要求冲突的地址是否在同一内存阵列中；若所述冲突是发生在同一内存阵列中，则决定目前的工作模式；若是在数据存取周期模式中，则同时经一感测放大器更新数据信号并经一分享式数据锁存器存取所需数据信号；若是在数据更新周期模式中，则先储存需更新的数据信号于所述分享式数据锁存器中，并在完成数据存取动作后利用盗取技术将更新数据信号存回原内存阵列中。
文档编号G11C11/406GK1438651SQ0210502
公开日2003年8月27日 申请日期2002年2月10日 优先权日2002年2月10日
发明者周延平 申请人:台湾积体电路制造股份有限公司