专利名称：难发生软错误的半导体存储电路的制作方法
专利说明难发生软错误的半导体存储电路 [发明的领域]本发明涉及半导体存储电路，特别是涉及具有反向并列连接的2个倒相器的半导体存储电路。图25是示出现有的静态随机存取存储器(以下称SRAM)的存储单元80的结构的电路图。在图25中，该存储单元80包含P沟道MOS晶体管81、82和N沟道MOS晶体管83～86。P沟道MOS晶体管81、82分别连接在电源电位VDD线与存储节点N81、N82之间，它们的栅极分别与存储节点N82、N81连接。N沟道MOS晶体管83、84分别连接在存储节点N81、N82与接地电位GND线之间，它们的栅极分别与存储节点N82、N81连接。N沟道MOS晶体管85、86分别连接在存储节点N81、N82与位线BL、/BL之间，它们的栅极皆与字线WL连接。MOS晶体管81、83构成将存储节点N82的信号的反转信号施加于存储节点N81的倒相器。MOS晶体管82、84构成将存储节点N81的信号的反转信号施加于存储节点N82的倒相器。2个倒相器在存储节点N81、N82之间反向并列连接，构成闩锁电路。
当字线WL为选择电平的“H”电平时，N沟道MOS晶体管85、86导通。根据写入数据信号，使位线BL、/BL中的一条位线(例如BL)为“H”电平，同时使另一条位线(这时为/BL)为“L”电平时，MOS晶体管81、84导通，而MOS晶体管82、83为非导通，存储节点N81、N82的电平被闩锁。当使字线WL为非选择电平的“L”电平时，N沟道MOS晶体管85、86为非导通，数据信号存储到存储单元80中。
读出工作时，将位线BL、/BL预充电至“H”电平后，使字线WL为选择电平的“H”电平。据此，电流从位线(这时为/BL)经N沟道MOS晶体管86、84向接地电位GND线流出，位线/BL的电位降低。通过比较位线BL和/BL的电位，可以读出存储单元80中的存储数据。
但是，随着近年来的高集成化、低电源电压化的进展，在这种存储单元80中容易发生所谓的软错误。这里，所谓软错误是指从封装中包含的微量放射性物质释放的α射线入射到存储单元，使存储数据反转的的现象。可以认为，随着高集成化，存储节点N81、N82的电容变小以及电源电压降低使得此软错误容易发生。因此，本发明的主要目的在于提供即使α射线入射，存储数据也难反转的半导体存储电路。
在本发明的半导体存储电路中，设置了在第1与第2存储节点(N1、N2)之间反向并列连接的2个倒相器，以及根据使字线为选择电平，连接第1位线与第1存储节点，同时连接第2位线与第2存储节点的切换电路，倒相器包含串联连接在第1电源电位线与输出节点之间的、其输入电极皆与输入节点连接的多个第1导电形式的第1晶体管和连接在第2电源电位线与输出节点之间的、其输入电极与输入节点连接的第2导电形式的第2晶体管。因此，由于倒相器包含多个第1晶体管，所以与倒相器包含1个第1晶体管的现有的倒相器相比，存储节点的电容增大，存储数据很难反转。还有，由于只要是1个α粒子不通过多个第1晶体管，存储数据就不反转，所以与只要有1个α粒子通过1个第1晶体管，存储数据就反转的现有倒相器相比，存储数据很难反转。
图1是示出本发明实施例1的SRAM的整体结构的电路方框图。
图2是示出图1所示的存储单元的结构的电路图。
图3是说明实施例1的效果图。
图4A～4C是说明实施例1的效果的其他图。
图5A、5B是示出本发明实施例2的SRAM的存储单元的布局图。
图6A、6B是示出本发明实施例3的SRAM的存储单元的布局图。
图7A～7C是示出本发明实施例4的SRAM的存储单元的布局图。
图8是示出本发明实施例5的SRAM的存储单元的结构的电路图。
图9是示出本发明实施例6的SRAM的存储单元的结构的电路图。
图10A、10B是示出本发明实施例7的SRAM的存储单元的布局图。
图11A、11B是示出本发明实施例8的SRAM的存储单元的布局图。
图12A、12B是示出本发明实施例9的SRAM的存储单元的布局图。
图13是示出本发明实施例10的SRAM的存储单元的结构的电路图。
图14是示出本发明实施例11的SRAM的存储单元的结构的电路图。
图15A、15B是示出本发明实施例12的SRAM的存储单元的布局图。
图16A～16C是示出本发明实施例13的SRAM的存储单元的布局图。
图17是示出本发明实施例14的2端口SRAM的存储单元的结构的电路图。
图18A～18C是示出本发明实施例15的2端口SRAM的存储单元的布局图。
图19是示出本发明实施例16的2端口SRAM的存储单元的结构的电路图。
图20是示出本发明实施例17的3端口SRAM的存储单元的结构的电路图。
图21是示出实施例17的变例的电路图。
图22是示出本发明实施例18的相联存储器的存储单元的结构的电路图。
图23是示出本发明实施例19的SRAM的存储单元的结构的电路图。
图24是示出本发明实施例20的触发电路的结构的电路图。
图25是示出现有的SRAM的存储单元的结构的电路图。[实施例1]图1是示出本发明实施例1的SRAM的结构的方框图。在图1中，该SRAM包括排列成行列状的多个(为了简化图面和说明，定为4个)存储单元(MC)1、与各行对应设置的字线WL、与各列对应设置的位线对BL、/BL。
另外，该SRAM包括与位线BL、/BL的每一条对应设置的，用于使对应的位线BL或/BL充电至规定电位的位线负载2；与各位线对BL、/BL对应设置的，用于在读出动作时均衡对应的位线对BL、/BL之间的电位的均衡器3；与各位线对BL、/BL对应设置的，用于将对应的位线对BL、/BL与数据输入输出线对IO、/IO进行连接的列选择门4。
位线负载2包含在电源电位VDD线与对应的位线BL或/BL的一端之间进行二极管式连接的N沟道MOS晶体管。均衡器3包含连接在对应的位线对BL、/BL之间的、其栅极接受位线均衡信号/BLEQ的P沟道MOS晶体管。列选择门4包含连接在对应的位线BL的另一端与数据输入输出线IO的另一端之间的N沟道MOS晶体管以及连接在对应的位线/BL的另一端与数据输入输出线/IO的一端之间的N沟道MOS晶体管，2个N沟道MOS晶体管的栅极与列选择线CSL的一端连接。
另外，该SRAM还具有行译码器5、控制电路6、列译码器7、写入电路8和读出电路9。行译码器5根据由外部施加的行地址信号，使多条字线WL中的某一条字线WL上升至选择电平的“H”电平。控制电路6根据由外部施加的控制信号，控制SRAM整体。列译码器7根据由外部施加的列地址信号，使多条列选择线CSL中的某一条列选择线CSL上升至选择电平的“H”电平。
写入电路8和读出电路9皆与数据输入输出线对IO、/IO的另一端连接。写入电路8将从外部施加的数据信号DI写入被行译码器5和列译码器7选择的存储单元1。读出电路9从被行译码器5和列译码器7选择的存储单元1将读出数据信号DO输出到外部。
下面对图1所示的SRAM的工作进行说明。在写入工作时，由行地址信号指定的行的字线WL借助于行译码器5上升至选择电平的“H”电平，该行的各存储单元1被激活。然后由列地址信号指定的列的列选择线CSL借助于列译码器7上升至选择电平的“H”电平，该列的列选择门4导通，被激活的1个存储单元1经位线对BL、/BL和数据输入输出线对IO、/IO与写入电路8连接。
写入电路8根据由外部施加的数据信号DI使数据输入输出线IO、/IO中的一条数据输入输出线为“H”电平，同时使另一条数据输入输出线为“L”电平，从而向存储单元1写入数据。当字线WL和列选择线CSL下降为“L”电平时，数据就存储到了存储单元1中。
在读出工作时，由列地址信号指定的列的列选择线CSL上升至选择电平的“H”电平，该列的列选择门4导通，位线对BL、/BL经数据输入输出线对IO、/IO与读出电路9连接。然后，位线均衡信号/BLEQ变为激活电平的“L”电平，各均衡器3导通，各位线对BL、/BL的电位被均衡。在位线均衡信号/BLEQ变为非激活电平的“H”电平，各均衡器3变成非导通后，与行地址信号相应的行的字线WL借助于行译码器5上升至选择电平的“H”电平，该行的各存储单元1被激活。据此，根据存储单元1中存储的数据，从位线BL、/BL中的一条位线向存储单元1流入电流，相应地数据输入输出线IO、/IO中的一条数据输入输出线的电位下降。读出电路9将数据输入输出线IO和/IO的电位进行比较，并将相应于比较结果的逻辑电平的数据信号DO输出到外部。
图2是示出存储单元1的结构的电路图。在图2中，该存储单元1包含P沟道MOS晶体管11、12，N沟道MOS晶体管13、13’、14、14’、15、16以及存储节点N1、N2。P沟道MOS晶体管11、12分别连接在电源电位VDD线与存储节点N1、N2之间，它们的栅极分别与存储节点N2、N1相连接。N沟道MOS晶体管13、13’串联连接在存储节点N1与接地电位GND线之间，它们的栅极皆与存储节点N2相连接。N沟道MOS晶体管14、14’串联连接在存储节点N2与接地电位GND线之间，它们的栅极皆与存储节点N1相连接。MOS晶体管11、13、13’构成对存储节点N1施加出现于存储节点N2上的信号的反转信号的倒相器。MOS晶体管12、14、14’构成对存储节点N2施加出现于存储节点N1上的信号的反转信号的倒相器。2个倒相器在存储节点N1、N2之间反向并列连接，构成闩锁电路。N沟道MOS晶体管15连接在存储节点N1与位线BL之间，其栅极与字线WL相连接。N沟道MOS晶体管16连接在存储节点N2与位线/BL之间，其栅极与字线WL相连接。
下面对该存储单元1的工作进行说明。在写入工作时，字线WL为“H”电平，N沟道MOS晶体管15、16导通，位线BL、/BL分别与存储节点N1、N2结合。然后，依据写入数据信号DI，位线BL、/BL中的一条位线(例如BL)成为“H”电平，同时另一条位线(这时为/BL)成为“L”电平。据此，MOS晶体管11、14、14’导通，而MOS晶体管12、13、13’为非导通，存储节点N1、N2分别被闩锁在“H”电平和“L”电平。当字线WL为“L”电平时，N沟道MOS晶体管15、16为非导通，数据信号的写入结束。
读出工作时，字线WL为“H”电平，N沟道MOS晶体管15、16导通，位线BL、/BL分别与存储节点N1、N2结合。据此，电流从与存储节点N1、N2中的保持“L”电平的节点(例如N1)相结合的位线(这时为BL)经N沟道MOS晶体管15、13、13’向接地电位GND线流出，位线BL下降至“L”电平。接着，对位线BL与/BL的电位进行比较，输出与比较结果相应的电平的数据信号DO。
在本实施例1中，在存储节点N1与接地电位GND线之间串联连接了2个N沟道MOS晶体管13、13’，同时在存储节点N2与接地电位GND线之间串联连接了2个N沟道MOS晶体管14、14’。因此，与现有的电路相比，能够使存储节点N1、N2的电容增大，故可以防止由α射线产生的电子而引起的储节点N1、N2的逻辑电平的反转。另外，当在SOI衬底上形成存储单元1时，由于只要是1个α粒子不穿过非导通状态的2个N沟道MOS晶体管(例如13、13’)的本体区，存储数据就不反转，所以与只要有1个α粒子穿过1个N沟道MOS晶体管(例如83)的本体区，存储数据就反转的现有电路相比，存储数据很难反转，从而可以求得抗软错误的特性的提高。
这里，对借助于在存储节点与接地电位GND线之间串联连接了2个N沟道MOS晶体管来改善抗软错误特性的理由进行详细说明。图3是示出在体硅衬底上形成的N沟道MOS晶体管13的剖面图。在图3中，N沟道MOS晶体管13经栅绝缘膜13i在P型阱PW的表面上形成栅极13g，在栅极13g的两侧形成N+扩散层。栅极13g的一侧的N+扩散层构成漏区13d，栅极13g的另一侧的N+扩散层构成源区13s。
α粒子是氦的原子核(He++)，带二价正电，在自然界中微量存在的铀、钍衰变时产生。由于在芯片的封装、铝布线、硅化物电极、铅焊料凸点等中含有铀、钍，所以α粒子可以由这些物质释放出来。当α射线入射至N沟道MOS晶体管13的漏区13d时，在漏区13d的下方的P型阱PW内产生许多电子孔穴对，其中的多数电子流入漏区13d。因此，当存储节点N1的电容小时，由于流入漏区13d的电子的作用，存储节点N1的逻辑电平从“H”电平反转为“L”电平。但是，在本实施例1中，由于串联连接2个N沟道MOS晶体管14、14’，增大了存储节点N1的电容，所以能够防止存储节点N1的逻辑电平反转。
图4A～4C示出了α射线辐照在SOI衬底上形成的N沟道MOS晶体管13的状态图。在图4A～4C中，SOI衬底是在P型硅衬底17的表面上形成掩埋氧化膜18，再在掩埋氧化膜18的表面上形成P型硅层19的衬底。N沟道MOS晶体管13经栅绝缘膜13i在P型硅层19的表面上形成栅极13g，在栅极13g的两侧形成N+扩散层。栅极13g的一侧的N+型扩散层构成漏区13d，栅极13g的另一侧的N+型扩散层构成源区13s。栅极13g下方的P型硅层19称为本体区13b。
在体硅衬底上形成N沟道MOS晶体管13时，如上所述，α射线辐照漏区13d的情形成为问题，但是，当在SOI衬底上形成N沟道MOS晶体管13时，由于漏区13d的下部被覆盖P型硅衬底17的掩埋氧化膜18遮蔽，所以即使α射线辐照漏区13d也不成为问题。在SOI衬底上形成N沟道MOS晶体管13时，存在问题的场合是α射线辐照体区13b的场合。
图4A示出了α射线从N沟道MOS晶体管13的上方辐照体区13b的情形。如图4A所示，沿α粒子的轨迹产生了许多电子孔穴对。由于P型硅衬底17和P型硅层19被掩埋氧化膜18隔开，所以在P型硅衬底17内产生的电子孔穴对不被收集到上部的P型硅层19。在本体区13b内产生的电子孔穴对中的电子，立即被施加于漏区13d的电压收集至漏区13d。而其中的孔穴，如图4B所示，积累至本体区13b的下部。如图4C所示，由于这些积累的孔穴引起体电位升高，所以源-本体间的势垒降低，电子从源流入漏。这一现象是SOI器件所特有的现象，称为寄生双极效应。
因此，当α粒子辐照N沟道MOS晶体管13的本体区13b时，N沟道MOS晶体管13导通。但是，由于1个α粒子贯通2个N沟道MOS晶体管13、13’的本体区13b、13b’的概率极小，所以图2的存储单元1的抗软错误特性与现有的相比大为改善。图5A、5B是示出本发明实施例2的SRAM的存储单元的布局图。该存储单元与图2的存储单元1有相同的电路结构，包含P沟道MOS晶体管11、12和N沟道MOS晶体管13、13’、14、14’、15、16。还有，该存储单元在SOI衬底上形成。
首先，如图5A所示，在SOI衬底的P型硅层的一部分上形成N型有源层NA。然后，在P型硅层的表面上形成在图中的X方向延伸设置的栅极GE1～GE3，从P型硅层的表面跨至N型有源层NA表面，形成在图中的Y方向延伸设置的栅极GE4、GE5，在P型硅层的表面上形成在图中的X方向延伸设置的局部互连线LL1，以及在N型有源层NA表面上形成在图中的X方向延伸设置局部互连线LL2。
栅极GE1构成字线WL。栅极GE2、GE3在栅极GE1与N型有源层NA之间的区域、在与栅极GE1平行的1条直线上配置。栅极GE4在栅极GE2的一端成直角地与其结合。栅极GE5在栅极GE3的一端成直角地与其结合。栅极GE2和GE3的另一端互相相向地配置。局部互连线LL1的一端与栅极GE4的中央部结合，其另一端延伸至栅极GE5的附近。局部互连线LL2的一端与栅极GE5的中央部结合，其另一端延伸至栅极GE4的附近。
然后，在P型硅层上以横过栅极GE1、GE2、GE4的方式形成L形的N型有源层NA1，同时以横过栅极GE1、GE3、GE5的方式形成L形的N型有源层NA2。另外，在N型有源层NA上以横过栅极GE4的方式形成P型有源层PA1，并且以横过栅极GE5的方式形成P型有源层PA2。
N型有源层NA1、NA2与栅极GE1分别构成N沟道MOS晶体管15、16。N型有源层NA1、NA2与栅极GE2、GE3分别构成N沟道MOS晶体管13、14。N型有源层NA1、NA2与栅极GE4、GE5分别构成N沟道MOS晶体管13’、14’。P型有源层PA1、PA2与栅极GE4、GE5分别构成P沟道MOS晶体管11、12。
接着，如图5B所示，用第1金属布线层形成金属布线ML1a～ML1g，再用第2金属布线层形成在图中Y方向延伸设置的金属布线ML2a～ML2d。金属布线ML1a、ML1b分别构成存储节点N1、N2的一部分。金属布线ML1c～ML1f的每一条皆作为连接电极使用。对金属布线ML1g施加电源电位VDD。金属布线ML2a、ML2b分别构成位线BL、/BL。对金属布线ML2c、ML2d施加接地电位GND。
N型有源层NA1的一端(N沟道MOS晶体管15的漏极)经接触孔CH1、金属布线ML1c和通孔VH1与金属布线ML2a(位线BL)连接。N型有源层NA2的一端(N沟道MOS晶体管16的漏极)经接触孔CH2、金属布线ML1d和通孔VH2与金属布线ML2b(位线/BL)连接。
N型有源层NA1上的栅极13与15之间的区域(N沟道MOS晶体管13的漏极，N沟道MOS晶体管15的源极)、局部互连线LL2的另一端、P型有源层PA1的一端(P沟道MOS晶体管11的漏极)分别经接触孔CH3、CH7、CH10与金属布线ML1a(存储节点N1)连接。
N型有源层NA2上的栅极14与16之间的区域(N沟道MOS晶体管14的漏极，N沟道MOS晶体管16的源极)、局部互连线LL1的另一端、P型有源层PA2的一端(P沟道MOS晶体管12的漏极)分别经接触孔CH4、CH8、CH11与金属布线ML1b(存储节点N2)连接。
N型有源层NA1的另一端经接触孔CH5、金属布线ML1e和通孔VH3与金属布线ML2c(接地电位GND线)连接。N型有源层NA2的另一端经接触孔CH6、金属布线ML1f和通孔VH4与金属布线ML2d(接地电位GND线)连接。P型有源层PA1、PA2的另一端分别经接触孔CH9、CH12与金属布线ML1g(电源电位VDD线)连接。这样，就形成了本存储单元。
在本实施例2中，以正交的方式配置了N沟道MOS晶体管13、13’的栅极GE2、GE4，并且以正交的方式配置了N沟道MOS晶体管14、14’的栅极GE3、GE5。要使存储节点N1、N2的保持数据反转，必须有1个α粒子贯穿N沟道MOS晶体管13、13’的本体区，或者有1个α粒子贯穿N沟道MOS晶体管14、14’的本体区。为此，α粒子必须在包含N沟道MOS晶体管13、13’、14和14’的本体区的水平面内，以对X方向成45°的角度射来，并且撞击到N沟道MOS晶体管13、13’、14或14’的本体区，此概率与从所有方向射来的α粒子撞击1个N沟道MOS晶体管83或84的概率相比是极小的。因此，可以防止存储节点N1、N2的保持数据反转，能够求得抗软错误的特性的提高。还有，由于2个以上的α粒子同时撞击N沟道MOS晶体管13、13’或14、14’的概率非常小，所以无需考虑。另外，由于此存储单元可用2层金属布线层构成，所以能够求得制造成本的降低。图6A、6B是示出本发明实施例3的SRAM的存储单元的布局图。该存储单元与图2的存储单元1有相同的结构，包含P沟道MOS晶体管11、12和N沟道MOS晶体管13、13’、14、14’、15、16。还有，该存储单元在SOI衬底上形成。
首先，如图6A所示，在SOI衬底的P型硅层的一部分上形成N型有源层NA。然后，在P型硅层的表面上形成在图中的X方向延伸设置的栅极GE1，从P型硅层的表面跨至N型有源层NA表面，形成在图中的Y方向延伸设置的栅极GE2、GE3。栅极GE1构成字线WL。栅极GE2、GE3的一端与栅极GE1的一侧相向配置。
然后，在P型硅层上从栅极GE2的一端跨至栅极GE1的另一侧，形成N型有源层NA1，同时从栅极GE3的一端跨至栅极GE1的另一侧，形成N型有源层NA2。另外，在P型硅层上以从栅极GE 3的一侧横过栅极GE3、GE2，然后再横过栅极GE2、GE3，进而又横过栅极GE3、GE2方式形成S形N型有源层NA3。还有，在N型有源层NA上以横过栅极GE2、GE3的方式形成2个P型有源层PA1、PA2。
N型有源层NA1、NA2与栅极GE1分别构成N沟道MOS晶体管15、16。N型有源层NA3与栅极GE2构成N沟道MOS晶体管14、14’。N型有源层NA3与栅极GE3构成N沟道MOS晶体管13、13’。P型有源层PA1与栅极GE2构成P沟道MOS晶体管12。P型有源层PA2与栅极GE3构成P沟道MOS晶体管11。
接着，如图6B所示，用第1金属布线层形成金属布线ML1a～ML1e，再用第2金属布线层形成在图中Y方向延伸设置的金属布线ML2a～ML2d。对金属布线ML1a施加接地电位GND。金属布线ML1b～ML1e的每一条皆作连接电极使用。金属布线ML2a、ML2b分别构成位线BL、/BL。对金属布线ML2c、ML2d施加电源电位VDD。
N型有源层NA1的一端(N沟道MOS晶体管15的漏极)经接触孔CH1、金属布线ML1b和通孔VH1与金属布线ML2a(位线BL)连接。N型有源层NA2的一端(N沟道MOS晶体管16的漏极)经接触孔CH2、金属布线ML1c和通孔VH2与金属布线ML2b(位线/BL)连接。N型有源层NA3的中央部(N沟道MOS晶体管13’、14’的源极)经接触孔CH6与金属布线ML1a(接地电位GND线)连接。
P型有源层PA1的一端(P沟道MOS晶体管12的源极)经接触孔CH8、金属布线ML1d和通孔VH3与金属布线ML2c(电源电位VDD线)连接。P型有源层PA2的一端(P沟道MOS晶体管11的源极)经接触孔CH11、金属布线ML1e和通孔VH4与金属布线ML2d(电源电位VDD线)连接。
N型有源层NA1的另一端(N沟道MOS晶体管15的源极)与栅极GE2的一端，N型有源层NA2的另一端(N沟道MOS晶体管16的源极)与栅极GE3的一端，N型有源层NA3的一端(N沟道MOS晶体管14的漏极)与栅极GE3，N型有源层NA3的另一端(N沟道MOS晶体管13的漏极)与栅极GE2，P型有源层PA1的另一端(P沟道MOS晶体管12的漏极)与栅极GE3，以及P型有源层PA2的另一端(P沟道MOS晶体管11的漏极)与栅极GE2分别借助于接触孔CH3、CH4、CH5、CH7、CH9、CH10内的栓层相互连接。
在本实施例3中，在一条直线上配置了N沟道MOS晶体管13、13’的栅极GE3，同时在一条直线上配置了N沟道MOS晶体管14、14’的栅极GE2。因此，要使存储节点N1、N2的存储数据反转，α粒子必须在包含N沟道MOS晶体管13、13’、14、14’的本体区的水平面内，从Y方向射来，并且撞击到N沟道MOS晶体管13、13’、14或14’的本体区，但是，由于栅极GE2、GE3的宽度比N型有源层NA3的宽度窄，所以发生这样的撞击的概率比在实施例2中的α粒子撞击N沟道MOS晶体管13、13’或14、14’的本体区的概率小。因此，可以防止存储节点N1、N2的保持数据反转，能够求得抗软错误的特性的提高。还有，由于可用2层金属布线层构成，所以能够求得制造成本的降低。图7A～7C是示出本发明实施例4的SRAM的存储单元的布局图。该存储单元与图2的存储单元1有相同的电路结构，包含P沟道MOS晶体管11、12和N沟道MOS晶体管13、13’、14、14’、15、16。还有，该存储单元在SOI衬底上形成。
首先，如图7A所示，在SOI衬底的P型硅层的一部分上形成N型有源层NA。然后，在N型有源层NA的一侧的P型硅层的表面上形成在图中的X方向延伸设置的3条栅极GE1～GE3，在N型有源层NA的表面上形成在图中的X方向延伸设置的2条栅极GE4、GE5，在N型有源层NA的另一侧的P型硅层的表面上形成在图中的X方向延伸设置的栅极GE6～GE8，沿N型有源层NA与其一侧的P型硅层的交界部形成在图中的Y方向延伸设置的局部互连线LL1，以及沿N型有源层NA与其另一侧的P型硅层的交界部形成在图中的Y方向延伸设置的局部互连线LL2。
栅极GE1、GE2和GE2，GE4和GE5，GE6、GE7和GE8，分别相互平行配置。栅极GE1、GE4和GE6，GE2和GE7，GE3、GE5和GE8，分别配置在一条直线上。栅极GE1、GE2、GE4与局部互连线LL1相互连接，栅极GE5、GE7、GE8与局部互连线LL2相互连接。
然后，在P型硅层上以横过栅极GE1～GE3的方式形成N型有源层NA1，同时以横过栅极GE6～GE8的方式形成N型有源层NA2。另外，在N型有源层NA上以分别横过栅极GE4、GE5的方式形成P型有源层PA1、PA2。
N型有源层NA1与栅极GE1～GE3分别构成N沟道MOS晶体管13’、13、15。N型有源层NA2与栅极GE6～GE8分别构成N沟道MOS晶体管16、14、14’。P型有源层PA1与栅极GE4构成P沟道MOS晶体管11。P型有源层PA2与栅极GE5构成P沟道MOS晶体管12。
接着，如图7B、7C所示，用第1金属布线层形成金属布线ML1a～ML1j，然后用第2金属布线层形成金属布线ML2a～ML2g，进而用第3金属布线层形成金属布线ML3。金属布线ML1a、ML1b分别构成存储节点N1、N2的一部分。金属布线ML1c～ML1j的每一条皆作为连接电极使用。对金属布线ML2a施加电源电位VDD，对金属布线ML2d、ML2e施加接地电位GND。金属布线ML2b、ML2c分别构成位线BL、/BL。金属布线ML3构成字线WL。
N型有源层NA1的一端(N沟道MOS晶体管13’的源极)经接触孔CH1、金属布线ML1c和通孔VH1与金属布线ML2d(接地电位GND线)连接。N型有源层NA2的一端(N沟道MOS晶体管14’的源极)经接触孔CH14、金属布线ML1j和通孔VH8与金属布线ML2e(接地电位GND线)连接。
N型有源层NA1上的栅极GE2与GE3之间的区域(N沟道MOS晶体管13的漏极，N沟道MOS晶体管15的源极)、P型有源层PA1的一端和局部互连线LL2分别经接触孔CH2、CH7、CH10与金属布线ML1a连接。N型有源层NA2上的栅极GE6与GE7之间的区域(N沟道MOS晶体管14的漏极，N沟道MOS晶体管16的源极)、P型有源层PA2的一端和局部互连线LL1分别经接触孔CH1、CH8、CH5与金属布线ML1b连接。
栅极GE3经接触孔CH3、金属布线ML1f、通孔VH4、金属布线ML2f和通孔VH9与金属布线ML3(字线WL)连接。栅极GE6经接触孔CH12、金属布线ML1g、通孔VH5、金属布线ML2g和通孔VH10与金属布线ML3(字线WL)连接。
N型有源层NA1的另一端经接触孔CH4、金属布线ML1h和通孔VH6与金属布线ML2b(位线BL)连接。N型有源层NA2的另一端经接触孔CH11、金属布线ML1e和通孔VH3与金属布线ML2c(位线/BL)连接。
在本实施例4中，将N型有源层NA配置在中央；在其一侧形成N沟道MOS晶体管13、13’，同时在其另一侧形成N沟道MOS晶体管14、14’；在X方向形成字线WL，同时在Y方向形成位线BL、/BL。因此。与实施例2、3的存储单元相比，可以使存储单元的形状为横宽形，可以缩短位线BL、/BL的长度。于是，由于能够减小位线BL、/BL的布线电容和布线电阻，所以可求得读出/写入速度高速化和低功耗化。
另外，由于所有的晶体管11～13、13’、14、14’、15、16的栅极GE1～GE8的方向为同一方向，所以能够将掩模偏离等制造上的分散性引起的特性的分散性抑制得很小，以及使栅极长度的加工尺寸的可控性变得容易。
另外，将N沟道MOS晶体管13、13’的N型有源层NA1配置在一条直线上，同时将N沟道MOS晶体管14、14’的N型有源层NA2配置在一条直线上。因此，要使存储节点N1、N2的保持数据反转，α粒子必须在包含N沟道MOS晶体管13、13’、14、14’的本体区的水平面内从Y方向射来，并且撞击到N沟道MOS晶体管13和13’，14或14’的本体区，但是，此概率是极小的。因此，可以防止存储节点N1、N2的保持数据反转，能够求得抗软错误的特性的提高。图8是示出本发明实施例5的SRAM的存储单元21的结构的电路图。在图8中，该存储单元21与图2的存储单元1的不同点在于去掉了N沟道MOS晶体管13’、14’，增加了P沟道MOS晶体管11’、12’。
P沟道MOS晶体管11’、11串联连接在电源电位VDD线与存储节点N1之间，它们的栅极皆与存储节点N2连接。P沟道MOS晶体管12’、12串联连接在电源电位VDD线与存储节点N2之间，它们的栅极皆与存储节点N1连接。N沟道MOS晶体管13连接在存储节点N1与接地电位GND线之间，它的栅极与存储节点N2连接。N沟道MOS晶体管14连接在存储节点N2与接地电位GND线之间，它的栅极与存储节点N1连接。
MOS晶体管11、11’、13构成将保持在存储节点N2的信号的反转信号施加于存储节点N1的倒相器。MOS晶体管12、12’、14构成将保持在存储节点N1的信号的反转信号施加于存储节点N2的倒相器。其他结构和工作与图2的存储单元1的相同，因而不再重复其说明。
在本实施例5中，在存储节点N1与电源电位VDD线之间串联连接了2个P沟道MOS晶体管11、11’，同时在存储节点N2与电源电位VDD线之间串联连接了2个P沟道MOS晶体管12、12’。因此，与现有电路相比，由于能够增大存储节点N1、N2的电容，所以能够防止由α射线产生的电子所引起的存储节点N1、N2的逻辑电平反转。另外，当在SOI衬底上形成存储单元21时，由于只要是1个α粒子不通过非导通状态的2个P沟道MOS晶体管(例如11、11’)的本体区，存储数据就不反转，所以与只要有1个α粒子通过1个P沟道MOS晶体管(例如81)的本体区，存储数据就反转的现有电路相比，能够使存储数据难以反转，能够求得抗软错误的特性的提高。图9是示出本发明实施例6的SRAM的存储单元22的结构的电路图。在图9中，该存储单元22与图2的存储单元1的不同点在于增加了P沟道MOS晶体管11’、12’。
P沟道MOS晶体管11’、11串联连接在电源电位VDD线与存储节点N1之间，它们的栅极皆与存储节点N2连接。P沟道MOS晶体管12’、12串联连接在电源电位VDD线与存储节点N2之间，它们的栅极皆与存储节点N1连接。
MOS晶体管11、11’、13、13’构成将保持在存储节点N2的信号的反转信号施加于存储节点N1的倒相器。MOS晶体管12、12’、14、14’构成将保持在存储节点N1的信号的反转信号施加于存储节点N2的倒相器。其他结构和工作与图2的存储单元1的相同，所以不再重复其说明。
在本实施例6中，可以得到与实施例1、5相同的效果。图10A、10B是示出本发明实施例7的SRAM的存储单元的布局图，是与图5A、5B相对照的图。该存储单元与图9的存储单元22有相同的电路结构，包含P沟道MOS晶体管11、11’、12、12’和N沟道MOS晶体管13、13’、14、14’、15、16。还有，该存储单元在SOI衬底上形成。
参照图10A、10B，该存储单元与图5A、5B的存储单元的不同点在于增加了栅极GE6、GE7，以及P型有源层PA1、PA2两者皆以L形形成。
栅极GE6、GE7在N型有源层NA的表面形成，在图中的X方向延伸设置。栅极GE6、GE7各自的一端分别与栅极GE4、GE5的另一端连接。栅极GE6、GE7的另一端互相相向。P型有源层PA1在N型有源层NA的表面以横过栅极GE4、GE6的方式形成L形。P型有源层PA2在N型有源层NA的表面以横过栅极GE5、GE7的方式形成L形。栅极GE4、GE6与P型有源层PA1分别构成P沟道MOS晶体管11’、11。栅极GE5、GE7与P型有源层PA2分别构成P沟道MOS晶体管12’、12。
P型有源层PA1的一端(P沟道MOS晶体管11’的源极)经接触孔CH9与金属布线ML1g(电源电位VDD线)连接。P型有源层PA1的另一端(P沟道MOS晶体管11的漏极)经接触孔CH10与金属布线ML1a(存储节点N1)连接。P型有源层PA2的一端(P沟道MOS晶体管12’的源极)经接触孔CH12与金属布线ML1g(电源电位VDD线)连接。P型有源层PA2的另一端(P沟道MOS晶体管12的漏极)经接触孔CH11与金属布线ML1b(存储节点N2)连接。其他结构由于与图5A、5B的存储单元的相同，所以不再重复其说明。
在本实施例7中，N沟道MOS晶体管13、13’的栅极GE2、GE4，N沟道MOS晶体管14、14’的栅极GE3、GE5，P沟道MOS晶体管11、11’的栅极GE6、GE4，P沟道MOS晶体管12、12’的栅极GE7、GE5分别以相互正交的方式配置。因此，由于仅当α粒子在包含MOS晶体管11～14、11’～14’的本体区的水平面内，以偏离X方向45°的角度射来，并且撞击到MOS晶体管11、11’、12、12’、13、13’、14或14’时，存储节点N1、N2的数据才反转，所以与现有的电路相比提高了抗软错误的特性。图11A、11B是示出本发明实施例8的SRAM的存储单元的布局图，是与图6A、6B相对照的图。该存储单元与图9的存储单元22有相同的电路结构，包含P沟道MOS晶体管11、11’、12、12’和N沟道MOS晶体管13、13’、14、14’、15、16。还有，该存储单元在SOI衬底上形成。
参照图11A、11B，该存储单元与图6的存储单元的不同点在于P型有源层PA1、PA2被S形P型有源层PA1替换，去掉了金属布线ML1d、ML1e、ML2c、ML2d，增加了由第2金属布线层形成的金属布线ML1f。
S形P型有源层PA1，在N型有源层NA上，以从栅极GE3的一侧横过栅极GE3、GE2，然后再横过栅极GE2、GE3，进而又横过栅极GE3、GE2方式形成。另外，P型有源层PA1与栅极GE2的2个交叉部分别构成P沟道MOS晶体管12、12’。P型有源层PA1与栅极GE3的2个交叉部分别构成P沟道MOS晶体管11’、11。
P型有源层PA1的一端(P沟道MOS晶体管12的漏极)与栅极GE3，P型有源层PA1的另一端(P沟道MOS晶体管11的漏极)与栅极GE2分别借助于接触孔CH9、CH10内的栓层相互连接。P型有源层PA1的中央部(P沟道MOS晶体管11’、12’的源极)经接触孔CH8与金属布线ML1f(电源电位VDD线)连接。其他结构由于与图6A、6B的存储单元相同，所以不再重复其说明。
在本实施例8中，将MOS晶体管14、14’、12、12’的栅极GE2配置在一条直线上，并且将MOS晶体管13’、13、11’、11的栅极GE3配置在一条直线上。因此，由于仅当α粒子在包含MOS晶体管11～14、11’～14’的本体区的水平面内从Y方向射来，并且撞击到MOS晶体管11、12’、13’、14的本体区时，存储节点N1、N2的数据才反转，所以与现有的电路相比提高了抗软错误的特性。图12A、12B是示出本发明实施例9的SRAM的存储单元的布局图。该存储单元与图9的存储单元22有相同的结构，包含P沟道MOS晶体管11、11’、12、12’和N沟道MOS晶体管13、13’、14、14’、15、16。还有，该存储单元在SOI衬底上形成。
首先，如图12A所示，在SOI衬底的P型硅层的元件区的中央部形成N型有源层NA。接着，在一侧的P型硅层的表面上形成在图中的X方向延伸设置的栅极GE1，从一侧的P型硅层的表面横过N型有源层NA的表面和另一侧的P型硅层的表面形成在图中的Y方向延伸设置的栅极GE2、GE3。栅极GE1构成字线WL。栅极GE2、GE3的一端与栅极GE1的一侧相向配置。
接着，在一侧的P型硅层上形成从栅极GE2的一端跨至栅极GE1的另一侧的I形的N型有源层NA1，同时形成从栅极GE3的一端跨至栅极GE1的另一侧的I形的N型有源层NA2。另外，在一侧的P型硅层上，形成分别横过栅极GE2、GE3的L形的N型有源层NA3和I形的N型有源层NA4。还有，在另一侧的P型硅层上，形成分别横过栅极GE2、GE3的I形的N型有源层NA5和L形的N型有源层NA6。另外，在N型有源层NA上以首先从栅极GE3的一侧横过栅极GE3、GE2，然后再横过栅极GE2、GE3，进而又横过栅极GE3、GE2方式形成S形P型有源层PA1。
N型有源层NA1、NA2与栅极GE1分别构成N沟道MOS晶体管15、16。N型有源层NA3、NA4与栅极GE2、GE3分别构成N沟道MOS晶体管14’、13。N型有源层NA5、NA6与栅极GE2、GE3分别构成N沟道MOS晶体管14、13’。P型有源层PA1与栅极GE2的2个交叉部分别构成P沟道MOS晶体管12、12’。P型有源层PA1与栅极GE3的2个交叉部分别构成P沟道MOS晶体管11’、11。
接着，如图12B所示，用第1金属布线层形成金属布线ML1a～ML1i，然后用第2金属布线层形成在图中Y方向延伸设置的金属布线ML2a～ML2c。对金属布线ML1c、ML1i施加接地电位GND。金属布线ML1f、ML1h分别构成存储节点N1、N2的一部分。金属布线ML2a、ML2b分别构成位线BL、/BL。对金属布线ML2c施加电源电位VDD。
N型有源层NA1的一端(N沟道MOS晶体管15的漏极)经接触孔CH1、金属布线ML1a和通孔VH1与金属布线ML2a(位线BL)连接。N型有源层NA2的一端(N沟道MOS晶体管16的漏极)经接触孔CH2、金属布线ML1b和通孔VH2与金属布线ML2b(位线/BL)连接。N型有源层NA1、NA2的另一端(N沟道MOS晶体管15、16的源极)分别经接触孔CH3、CH4内的栓层与栅极GE2、GE3的一端连接。
N型有源层NA3的一端(N沟道MOS晶体管14’的源极)经接触孔CH5与金属布线ML1c(接地电位GND线)连接。N型有源层NA3的另一端(N沟道MOS晶体管14’的漏极)和N型有源层NA5的一端(N沟道MOS晶体管14的源极)分别经接触孔CH6、CH14与金属布线ML1d连接。N型有源层NA5的另一端(N沟道MOS晶体管14的漏极)和栅极GE3(N沟道MOS晶体管11、11’13、13’的栅极)分别经接触孔CH15、CH13与金属布线ML1h(存储节点N2)连接。
N型有源层NA6的一端(N沟道MOS晶体管13’的源极)经接触孔CH17与金属布线MLli(接地电位GND线)连接。N型有源层NA5的另一端(N沟道MOS晶体管13’的漏极)和N型有源层NA4的一端(N沟道MOS晶体管13的源极)分别经接触孔CH16、CH8与金属布线ML1e连接。N型有源层NA4的另一端(N沟道MOS晶体管13的漏极)和栅极GE2(N沟道MOS晶体管12、12’14、14’的栅极)分别经接触孔CH7、CH8与金属布线ML1f(存储节点N2)连接。
P型有源层PA1的一端(P沟道MOS晶体管12的漏极)和另一端(P沟道MOS晶体管11的漏极)分别经接触孔CH10、CH12内的栓层与栅极GE3、GE2连接。P型有源层PA1的中央部(P沟道MOS晶体管11’、12’的源极)经接触孔CH12、金属布线ML1g和通孔VH3与金属布线ML2c(电源电位VDD线)连接。
在本实施例9中，在元件区域的中央配置了P沟道MOS晶体管11、11’、12、12’，在其一侧配置了N沟道MOS晶体管13、14’，在其另一侧配置了N沟道MOS晶体管13’、14。因此，由于N沟道MOS晶体管13和13’、14和14’的距离增大，所以1个α粒子贯穿N沟道MOS晶体管13和13’或者14和14’的概率极小。于是，能够防止存储节点N1、N2的存储数据反转，能求得抗软错误特性的提高。图13是示出本发明实施例10的SRAM的存储单元23的结构的电路图。在图13中，该存储单元23与图2的存储单元1的不同点在于增加了N沟道MOS晶体管15’、16’。
N沟道MOS晶体管15、15’串联连接在存储节点N1与位线BL之间，它们的栅极皆与字线WL相连接。N沟道MOS晶体管16、16’串联连接在存储节点N2与位线/BL之间，它们的栅极皆与字线WL相连接。其他结构和工作由于与图2的存储单元1相同，所以不再重复其说明。
在本实施例10中，在存储节点N1与位线BL之间串联连接了2个N沟道MOS晶体管15、15’，同时在存储节点N2和位线/BL之间串联连接了2个N沟道MOS晶体管16、16’。因此，由于只要是1个α粒子不贯穿2个N沟道MOS晶体管15、15’或16、16’的本体区，存储节点N1、N2的存储数据就不反转，所以与只要有1个α粒子穿过1个N沟道MOS晶体管85或86，存储数据就反转的现有电路相比，存储数据很难反转。图14是示出本发明实施例11的SRAM的存储单元24的结构的电路图。在图14中，该存储单元24与图13的存储单元23的不同点在于增加了P沟道MOS晶体管11’、12’。
P沟道MOS晶体管11、11’串联连接在存储节点N1与电源电位VDD线之间，它们的栅极皆与存储节点N2相连接。P沟道MOS晶体管12、12’串联连接在存储节点N2与电源电位VDD线之间，它们的栅极皆与存储节点N1相连接。
在本实施例11中，可以得到与实施例1、5、10相同的效果。图15A、15B是示出本发明实施例12的SRAM的存储单元的布局图，是与图10A、10B相对照的图。该存储单元与图14的存储单元24有相同的电路结构，包含P沟道MOS晶体管11、11’、12、12’和N沟道MOS晶体管13～16、13’～16’。还有，该存储单元在SOI衬底上形成。
参照图15A、15B，该存储单元与图10A、10B的存储单元的不同点在于增加了栅极GE8和局部互连线LL3、LL4。栅极GE8与栅极GE1相邻，并与栅极GE1平行配置。栅极GE8与栅极GE1在元件区的交界部通过局部互连线LL3、LL4相互连接。栅极GE8与N型有源层NA1、NA2分别构成N沟道MOS晶体管15’、16’。其他结构由于与图10A、10B的存储单元相同，所以不再重复其说明。
在本实施例12中，由于平行地设置了N沟道MOS晶体管15、16的栅极GE1和N沟道MOS晶体管15’、16’的栅极GE8，所以能够将因增添N沟道MOS晶体管15’、16’所引起的布局面积的增加抑制到最低限度。图16A～16C是示出本发明实施例13的SRAM的存储单元的布局图。该存储单元与图14的存储单元24有相同的电路结构，包含P沟道MOS晶体管11、11’、12、12’和N沟道MOS晶体管13～16、13’～16’。还有，该存储单元在SOI衬底上形成。
首先，如图16A所示，在SOI衬底的P型硅层的元件区的中央部形成N型有源层NA。接着，从N型有源层NA的表面跨至其一侧的P型硅层的表面形成在图中的X方向延伸设置的2条栅极GE1、GE2，从N型有源层NA的表面跨至其另一侧的P型硅层的表面形成在图中的X方向延伸设置的2条栅极GE3、GE4，在一侧的P型有源层的表面形成在图中的X方向延伸设置的2条栅极GE5、GE6，在另一侧的P型有源层的表面形成在图中的X方向延伸设置的2条栅极GE7、GE8，并且形成在图中的Y方向延伸设置的局部互连线LL1～LL4。
栅极GE1和GE7，GE2和GE8，GE3和GE5，GE4和GE6分别配置在一条直线上。栅极GE1和GE2，GE3和GE4，GE5和GE6，GE7和GE8的一端分别经局部互连线LL1～LL4相互连接。
接着，在P型硅层上形成横过栅极GE1、GE2、GE5和GE6的N型有源层NA1，同时形成横过栅极GE7、GE8、GE3和GE4的N型有源层NA2。另外，在N型有源层NA上，形成横过栅极GE1、GE2的P型有源层PA1，同时形成横过栅极GE3、GE4的P型有源层PA2。
N型有源层NA1与栅极GE1、GE2、GE5、GE6分别构成N沟道MOS晶体管13’、13、15、15’。N型有源层NA2与栅极GE7、GE8、GE3、GE4分别构成N沟道MOS晶体管16’、16、14、14’。P型有源层PA1与栅极GE1、GE2分别构成P沟道MOS晶体管11’、11，P型有源层PA2与栅极GE3、GE4分别构成P沟道MOS晶体管12、12’。
接着，如图16B、16C所示，用第1金属布线层形成金属布线ML1a～ML1j，接着用第2金属布线层形成金属布线ML2a～ML2g，再用第3金属布线层形成金属布线ML3。金属布线ML1a、ML1b分别构成存储节点N1、N2的一部分。金属布线ML1c～ML1j、ML2f、ML2g的每一条皆作为连接电极使用。对金属布线ML2a施加电源电位VDD，对金属布线ML2d、ML2e施加接地电位GND。金属布线ML2b、ML2c分别构成位线BL、/BL。金属布线ML 3构成字线WL。
N型有源层NA1的一端(N沟道MOS晶体管13’的源极)经接触孔CH1、金属布线ML1c和通孔VH1与金属布线ML2d(接地电位GND线)连接。N型有源层NA2的一端(N沟道MOS晶体管14’的源极)经接触孔CH14、金属布线ML1j和通孔VH8与金属布线ML2e(接地电位GND线)连接。
N型有源层NA1上的栅极GE2与GE5之间的区域(N沟道MOS晶体管13的漏极，N沟道MOS晶体管15的源极)、P型有源层PA1的一端(P沟道MOS晶体管11的漏极)和局部互连线LL2(MOS晶体管12、12’、14、14’的栅极)分别经接触孔CH2、CH7、CH9与金属布线ML1a(存储节点N1)连接。N型有源层NA2上的栅极GE3与GE8之间的区域(N沟道MOS晶体管14的漏极，N沟道MOS晶体管16的源极)、P型有源层PA2的一端(P沟道MOS晶体管12的漏极)和局部互连线LL1(MOS晶体管11、11’、13、13’的栅极)分别经接触孔CH13、CH8、CH6与金属布线ML1b(存储节点N2)连接。
局部互连线LL3(N沟道MOS晶体管15、15’的栅极)经接触孔CH3、金属布线ML1d、通孔VH4、金属布线ML2f和通孔VH9与金属布线ML3(字线WL)连接。局部互连线LL4(N沟道MOS晶体管16、16’的栅极)经接触孔CH12、金属布线ML1i、通孔VH5、金属布线ML2g和通孔VH10与金属布线ML3(字线WL)连接。
N型有源层NA1的另一端(N沟道MOS晶体管15’的漏极)经接触孔CH4、金属布线ML1e和通孔VH6与金属布线ML2b(位线BL)连接。N型有源层NA2的另一端(N沟道MOS晶体管16’的漏极)经接触孔CH11、金属布线ML1h和通孔VH3与金属布线ML2c(位线/BL)连接。
P型有源层PA1的另一端(P沟道MOS晶体管11’的源极)经接触孔CH5、金属布线ML1f和通孔VH2与金属布线ML2a(电源电位VDD线)连接。P型有源层PA2的另一端(P沟道MOS晶体管12’的源极)经接触孔CH10、金属布线ML1g和通孔VH7与金属布线ML2a(电源电位VDD线)连接。
在本实施例13中，除可以得到与实施例4、11相同的效果外，由于平行地设置了P沟道MOS晶体管11和11’、12和12’以及N沟道MOS晶体管15和15’、16和16’，所以能够将由增添MOS晶体管11’、12’、15’、16’所引起的布局面积的增加抑制到最低限度。在实施例1～13中，示出了所谓的单端口SRAM，但是，近年来，发展了作为实现计算机高速化的方法之一的多处理器技术，这就要求多个CPU共用1个存储区。在本实施例14中，对将本发明应用于2端口SRAM的情形进行说明。
图17是示出本发明实施例14的2端口SRAM的存储单元25的结构的电路图，它是与图14相对照的图。参照图17，在该2端口SRAM中，与1个存储单元25相对应，设置了2条字线WL和WL’以及2对位线对BL、/BL和BL’、/BL’，1个存储单元25为2个CPU所共用。
存储单元25与图14的存储单元24的不同点在于增加了N沟道MOS晶体管26、26’、27、27’。N沟道MOS晶体管26、26’串联连接在存储节点N1与位线BL’之间，它们的栅极皆与字线WL’相连接。N沟道MOS晶体管27、27’串联连接在存储节点N2与位线/BL’之间，它们的栅极皆与字线WL’相连接。
在由2个CPU中的一个CPU进行存取的场合，字线WL为选择电平的“H”电平，N沟道MOS晶体管15、15’、16、16’为导通状态，进行存储节点N1、N2的存储数据的读出/写入。在由2个CPU中的另一个CPU进行存取的场合，字线WL’为选择电平的“H”电平，N沟道MOS晶体管26、26’、27、27’为导通状态，进行存储节点N1、N2的存储数据的读出/写入。
在本实施例14中，与实施例11一样，可以求得抗软错误特性的提高。图18A～18C是示出本发明实施例15的2端口SRAM的存储单元的布局图。该存储单元与图17的存储单元有相同的电路结构，包含P沟道MOS晶体管11、11’、12、12’和N沟道MOS晶体管13～16、13’～16’、26、26’、27、27’。还有，该存储单元在SOI衬底上形成。
首先，如图18A所示，在SOI衬底的P型硅层的元件区的中央部形成N型有源层NA。然后，从N型有源层NA的表面跨至一侧的P型硅层的表面，形成在图中的X方向延伸设置的2条栅极GE1、GE2，从N型有源层NA的表面跨至另一侧的P型硅层的表面，形成在图中的X方向延伸设置的2条栅极GE3、GE4，在一侧的P型硅层的表面形成在图中的X方向延伸设置的2条栅极GE5、GE6，在另一侧的P型硅层的表面形成在图中的X方向延伸设置的2条栅极GE7、GE8，并且形成在图中的Y方向延伸设置的局部互连线LL1，LL4。
栅极GE1和GE7，GE2和GE8，GE5和GE3，GE6和GE4分别在一条直线上配置。栅极GE1和GE2，GE3和GE4的中央部分别经局部互连线LL1、LL2相互连接。栅极GE5和GE6，GE7和GE8的一端分别经局部互连线LL3、LL4相互连接。
接着，在一侧的P型硅层上形成横过栅极GE1、GE2、GE5和GE6的N型有源层NA1，同时形成仅横过栅极GE5、GE6的N型有源层NA2。另外，在另一侧的P型硅层上形成横过栅极GE7、GE8、GE3和GE4的N型有源层NA3，同时形成仅横过栅极GE7、GE8的N型有源层NA4。另外，在N型有源层NA上形成横过栅极GE1、GE2的P型有源层PA1，同时形成横过栅极GE3、GE4的P型有源层PA2。
N型有源层NA1与栅极GE1、GE2、GE5、GE6分别构成N沟道MOS晶体管13’、13、15、15’。N型有源层NA2与栅极GE5、GE6分别构成N沟道MOS晶体管16’、16。N型有源层NA3与栅极GE7、GE8、GE3、GE4分别构成N沟道MOS晶体管27’、27、14、14’。N型有源层NA4与栅极GE7、GE8分别构成N沟道MOS晶体管26’、26。P型有源层PA1与栅极GE1、GE2分别构成P沟道MOS晶体管11’、11。P型有源层PA2与栅极GE3、GE4分别构成P沟道MOS晶体管12、12’。
接着，如图18B、18C所示，用第1金属布线层形成金属布线ML1a～ML11，然后用第2金属布线层形成金属布线ML2a～ML2i，再用第3金属布线层形成金属布线ML3a、ML3b。金属布线ML1a、ML1b分别构成存储节点N1、N2的一部分。金属布线ML1c～ML11、ML2h、ML2i的每一条皆作为连接电极使用。对金属布线ML2a施加电源电位VDD，对金属布线ML2d、ML2e施加接地电位GND。金属布线ML2b、ML2c、ML2f、ML2g分别构成位线/BL、/BL’、BL、BL’。金属布线ML3a、ML3b分别构成字线WL’、WL。
N型有源层NA1的一端(N沟道MOS晶体管13’的源极)经接触孔CH1、金属布线ML1d和通孔VH1与金属布线ML2d(接地电位GND线)连接。N型有源层NA3的一端(N沟道MOS晶体管14’的源极)经接触孔CH18、金属布线ML1j和通孔VH10与金属布线ML2e(接地电位GND线)连接。
N型有源层NA1上的栅极GE2与GE5之间的区域(N沟道MOS晶体管13的漏极，N沟道MOS晶体管15的源极)、P型有源层PA1的一端(P沟道MOS晶体管11的漏极)、局部互连线LL2(MOS晶体管12、12’、14、14’的栅极)和N型有源层NA4的一端(N沟道MOS晶体管26的源极)分别经接触孔CH2、CH9、CH12、CH14与金属布线ML1a(存储节点N1)连接。
N型有源层NA3上的栅极GE3与GE8之间的区域(N沟道MOS晶体管14的漏极，N沟道MOS晶体管27的源极)、P型有源层PA2的一端(P沟道MOS晶体管12的漏极)、局部互连线LL1(MOS晶体管11、11’、13、13’的栅极)、N型有源层NA2的一端(N沟道MOS晶体管16的源极)分别经接触孔CH17、CH10、CH7、CH5与金属布线ML1b(存储节点N2)连接。
局部互连线LL3(N沟道MOS晶体管15、15’、16、16’的栅极)经接触孔CH3、金属布线ML1c、通孔VH6、金属布线ML2h和通孔VH11与金属布线ML3b(字线WL)连接。局部互连线LL4(N沟道MOS晶体管26、26’、27、27’的栅极)经接触孔CH16、金属布线ML11、通孔VH5、金属布线ML2i和通孔VH12与金属布线ML3a(字线WL’)连接。
N型有源层NA1的另一端(N沟道MOS晶体管15’的漏极)经接触孔CH4、金属布线ML1e和通孔VH7与金属布线ML2f(位线BL)连接。N型有源层NA2的另一端(N沟道MOS晶体管16’的漏极)经接触孔CH6、金属布线ML1f和通孔VH8与金属布线ML2b(位线/BL)连接。
N型有源层NA3的另一端(N沟道MOS晶体管27’的漏极)经接触孔CH15、金属布线ML1k和通孔VH4与金属布线ML2g(位线BL’)连接。N型有源层NA4的另一端(N沟道MOS晶体管26’的漏极)经接触孔CH13、金属布线MLli和通孔VH3与金属布线ML2c(位线/BL’)连接。
P型有源层PA1的另一端(P沟道MOS晶体管11’的源极)经接触孔CH8、金属布线ML1g和通孔VH2与金属布线ML2a(电源电位VDD线)连接。P型有源层PA2的另一端(P沟道MOS晶体管12’的源极)经接触孔CH11、金属布线ML1h和通孔VH9与金属布线ML2a(电源电位VDD线)连接。
在本实施例15中，在一方的P型硅层上设置了N沟道MOS晶体管15、15’、16、16’，同时在另一方的P型硅层上设置了N沟道MOS晶体管26、26’、27、27’，另外，还分别平行地设置了N沟道MOS晶体管15、16的栅极GE5和N沟道MOS晶体管15’、16’的栅极GE6，N沟道MOS晶体管26、27的栅极GE8和N沟道MOS晶体管26’、27’的栅极GE7，因此，能够将因N沟道MOS晶体管26、26’、27、27’的增添所引起的布局面积的增加抑制到最低限度。
图19是示出本发明实施例16的2端口SRAM的存储单元30的结构的电路图，它是与图14相对照的图。参照图19，在该2端口SRAM中，与1个存储单元30相对应，设置了字线WL，读出用字线RWL，位线对BL、/BL和读出用位线RBL，1个存储单元30为2个CPU所共用。
存储单元30与图14的存储单元24的不同点在于增加了倒相器31和N沟道MOS晶体管34。倒相器31包含P沟道MOS晶体管32和N沟道MOS晶体管33。P沟道MOS晶体管32连接在电源电位VDD线与输出节点之间，其栅极与输入节点连接。N沟道MOS晶体管33连接在输出节点与接地电位GND线之间，其栅极与输入节点连接。倒相器31的输入节点与存储节点N2连接。N沟道MOS晶体管34连接在倒相器31的输出节点与读出用位线BL之间，其栅极与读出用字线RWL连接。
在由2个CPU中的一个CPU进行存取的场合，字线WL为选择电平的“H”电平，N沟道MOS晶体管15、15’、16、16’为导通状态，进行存储节点N1、N2的存储数据的读出/写入。
在由2个CPU中的另一个CPU进行存取的场合，读出用字线RWL为选择电平的“H”电平，N沟道MOS晶体管34为导通状态，存储节点N2的逻辑电平被倒相器31反转，施加至读出用位线RBL上。因此，另一个CPU虽能进行数据读出，但不能进行数据写入。
在本实施例16中，也与实施例11一样，能够求得抗软错误特性的提高。图20是示出本发明实施例17的3端口SRAM的存储单元40的结构的电路图，它是与图14相对照的图。参照图20，在该3端口SRAM中，与1个存储单元40相对应，设置了字线WL，2条读出用字线RWL1、RWL2，位线对BL、/BL和2条读出用位线RBL1、RBL2，1个存储单元40为第1～第3个CPU所共用。
存储单元40与图14的存储单元24的不同点在于增加了N沟道MOS晶体管41～44。N沟道MOS晶体管41、42串联连接在读出用位线RBL1与接地电位GND线之间，N沟道MOS晶体管43、44串联连接在读出用位线RBL2与接地电位GND线之间。N沟道MOS晶体管41、43的栅极分别与读出用字线RWL1、RWL2连接，N沟道MOS晶体管42、44的栅极分别与存储节点N2、N1连接。
在由第1个CPU进行存取的场合，字线WL为选择电平的“H”电平，N沟道MOS晶体管15、15’、16、16’为导通状态，进行存储节点N1、N2的存储数据的读出/写入。
在由第2个CPU进行存取的场合，读出用位线RBL1被预充电至“H”电平后，读出用字线RWL1为选择电平的“H”电平，N沟道MOS晶体管41导通。在存储节点N2为“H”电平的场合，N沟道MOS晶体管42导通，读出用位线RBL1为“L”电平。在存储节点N2为“L”电平的场合，N沟道MOS晶体管42为非导通，读出用位线RBL1仍为“H”电平不变。因此，通过检测读出用位线RBL1的逻辑电平，能够读出存储节点N2的存储数据。
在由第3个CPU进行存取的场合，读出用位线RBL2被预充电至“H”电平后，读出用字线RWL2为选择电平的“H”电平，N沟道MOS晶体管43导通。在存储节点N1为“H”电平的场合，N沟道MOS晶体管44导通，读出用位线RBL2为“L”电平。在存储节点N1为“L”电平的场合，N沟道MOS晶体管44为非导通，读出用位线RBL2仍为“H”电平不变。因此，通过检测读出用位线RBL2的逻辑电平，能够读出存储节点N1的存储数据。
在本实施例17中，也与实施例11一样，能够求得抗软错误特性的提高。
图21是示出本实施例17的变例的3端口SRAM的存储单元45的结构的电路图，它是与图20相对照的图。参照图21，在该3端口SRAM中，与1个存储单元45相对应，设置了写入用字线WWL，2条读出用字线RWL1、RWL2，写入用位线对WBL、/WBL和2条读出用位线RBL1、RBL2，1个存储单元45为第1～第3个CPU所共用。
存储单元45与图20的存储单元40的不同点在于N沟道MOS晶体管15’、16的栅极不是与字线WL连接，而是与写入用字线WWL连接，N沟道MOS晶体管15、16’的栅极不是与字线WL连接，而是分别与写入用位线WBL、/WBL连接，N沟道MOS晶体管15、16’的源极不是与位线BL、/BL连接，而是与接地电位GND线连接。在实施例17中，第1个CPU可进行读出和写入两方面，但在此变例中，第1个CPU为写入专用，它不能进行读出。第2和第3个CPU的工作与实施例17相同。
下面对第1个CPU的写入工作进行说明。在初期状态，写入用字线WWL和写入用位线WBL、/WBL皆为“L”电平。存储节点N1、N2分别保持“H”电平和“L”电平。写入工作一旦开始，根据写入数据信号的逻辑电平，写入用位线WBL、/WBL中的某一条位线(例如WBL)上升为“H”电平。据此，N沟道MOS晶体管15导通，N沟道MOS晶体管16’仍为非导通不变。
接着，写入用字线WWL上升至选择电平的“H”电平，N沟道MOS晶体管15’、16导通。这时，存储节点N1经N沟道MOS晶体管15’、15与接地电位GND线导通，而存储节点N2，由于N沟道MOS晶体管16’为非导通，故为浮置状态。据此，存储节点N1为“L”电平，同时储节点N2为“H”电平，存储单元45的保持数据的逻辑反转。之后，写入用字线WWL和写入用位线WBL皆为“L”电平，写入工作结束。在这种SRAM中，可以使不进行写入的存储单元45(非写入单元)的存储节点N1、N2与位线WBL、/WBL之间完全为非导通状态。
即，在写入工作时，当打算只在与相同的写入用字线WWL连接的多个存储单元45中的一部分存储单元45中写入数据信号的场合，仅使与该一部分存储单元45对应的位线WBL或/WBL为“H”电平即可。使与不写入数据信号的存储单元45对应的位线WBL、/WBL两者皆为“L”电平。这样一来，当写入用字线WWL为“H”电平时，在打算写入数据信号的存储单元45中，存储节点N1或N2与接地电位GND线连接，进行数据信号的写入。在不进行数据信号写入的存储单元45中，即使写入用字线WWL为“H”电平，存储节点N1、N2不与接地电位GND线连接，存储数据继续得以保持。
在本变例中，由于非写入单元的存储节点N1、N2与位线WBL、/WBL之间完全为非导通状态，所以能够防止数据信号误写入非写入单元。另外，由于与非写入单元对应的写入位线WBL、/WBL仍皆为“L”电平不变，所以能够削减白白消耗的功率，从而减小功耗。还有，虽是对与图21有关的图20的SRAM的变例进行了说明，但不言而喻，对图19的SRAM也可以考虑同样的变例。近年来，为了计算机的高速化，要求在芯片内安装超高速缓冲存储器。由于对芯片外部的大容量存储器进行存取很花时间，所以有了这种将在其外部存储器的某地址空间存储的数据传送至芯片内的超高速缓冲存储器中，以求得CPU高速化的方法。这时，必须即时检索数据是否传送至超高速缓冲存储器中，具有此比较其一致性的检索功能的是相联存储器(CAMContent Addressab1e Memory，按内容定址存储器)。在本实施例18中，对于将本发明应用于相联存储器的情形进行说明。
图22是示出本发明实施例18的相联存储器的存储单元50的结构的电路图。它是与图14相对照的图。参照图22，在该相联存储器中，与1个存储单元5O相对应，设置了字线WL，位线对BL、/BL，匹配线ML和检索线对SL、/SL。存储单元50与图14的存储单元24的不同点在于增加了N沟道MOS晶体管51～54。N沟道MOS晶体管51、52串联连接在匹配线ML与接地电位GND线之间，N沟道MOS晶体管53、54串联连接在匹配线ML与接地电位GND线之间。N沟道MOS晶体管51、53的栅极分别与存储节点N2、N1连接。N沟道MOS晶体管52、54的栅极分别与检索线SL、/SL连接。
通常的写入/读出工作像实施例1那样进行。进行比较工作时，首先使检索线SL、/SL皆为“L”电平，同时使匹配线ML预充电至“H”电平。这时N沟道MOS晶体管52、54为非导通状态，匹配线ML与接地电位GND线隔离。
接着，根据欲进行比较的数据，使检索线SL、/SL中的某一条检索线为“H”电平。例如，在存储节点N1、N2分别为“H”电平和“L”电平的场合，当检索线SL、/SL分别为“H”电平和“L”电平时，N沟道MOS晶体管52、53导通，同时N沟道MOS晶体管51、54为非导通，匹配线ML保持在“H”电平。据此，可以得到存储节点N1、N2的数据与检索线SL、/SL的数据相一致的信息。
另外，在存储节点N1、N2分别为“L”电平和“H”电平的场合，当检索线SL、/SL分别为“H”电平和“L”电平时，N沟道MOS晶体管51、52导通，同时N沟道MOS晶体管53、54为非导通，匹配线ML处于“L”电平。据此，可以得到存储节点N1、N2的数据与检索线SL、/SL的数据不一致的信息。
在本实施例18中，也与实施例11一样，可以求得抗软错误特性的提高。
图23是示出本发明实施例19的SRAM存储单元55的结构的电路图。在图23中，该存储单元55与图14的存储单元24的不同点在于用电阻元件56、57替换了P沟道MOS晶体管11、11’、12、12’。电阻元件56、57分别连接在电源电位VDD线与存储节点N1、N2之间。
电阻元件56和N沟道MOS晶体管13、13’构成将在存储节点N2出现的信号的反转信号施加于存储节点N1的倒相器。电阻元件57和N沟道MOS晶体管14、14’构成将在存储节点N1出现的信号的反转信号施加于存储节点N2的倒相器。其他的结构和工作由于与实施例1的相同，所以不再重复其说明。
在本实施例19中，也与实施例11一样，可以求得抗软错误特性的提高。图24是示出本发明实施例20的触发器电路的结构的电路图。在图24中，该触发器电路包含传输门60～63和倒相器64～70。
传输门60、倒相器64、传输门61和倒相器66、68、69串联连接在数据输入端点T1与数据输出端点T2之间。倒相器65和传输门62串联连接在倒相器64的输出节点64与输入节点60之间。倒相器67和传输门63串联连接在倒相器66的输出节点66与输入节点61之间。倒相器70连接在节点66与反转数据输出端点T3之间。
传输门60～63的每一个都包含并联连接的P沟道MOS晶体管71和N沟道MOS晶体管72。时钟信号CLK被输入至传输门60、63的N沟道MOS晶体管72的栅极和传输门61、62的P沟道MOS晶体管71的栅极。反转时钟信号/CLK被输入至传输门60、63的P沟道MOS晶体管71的栅极和传输门61、62的N沟道MOS晶体管72的栅极。在时钟信号CLK为“H”电平的期间，传输门60、63导通，在时钟信号CLK为“L”电平的期间，传输门61、62导通。
倒相器64～67的每一个都包含P沟道MOS晶体管73和N沟道MOS晶体管74、74’。P沟道MOS晶体管73连接在电源电位VDD线与输出节点之间，其栅极与输入节点连接。N沟道MOS晶体管74、74’串联连接在输出节点与接地电位GND线之间，它们的栅极皆与输入节点连接。当输入节点为“H”电平时，P沟道MOS晶体管73为非导通，同时N沟道MOS晶体管74、74’导通，输出节点为“L”电平。当输入节点为“L”电平时，N沟道MOS晶体管74、74’为非导通，同时P沟道MOS晶体管73导通，输出节点为“H”电平。
下面对本触发电路的工作进行说明。时钟信号CLK为“L”电平时，传输门60、63为非导通，同时传输门61、62导通。据此，节点60的逻辑电平被倒相器64、65和传输门62闩锁，同时节点60的逻辑电平经倒相器64，传输门61和倒相器66、68、69输出至数据输出端点T2。
当时钟信号CLK从“L”电平上升为“H”电平时，传输门60、63导通，同时传输门61、62为非导通。据此，节点66的逻辑电平被倒相器67、66和传输门63闩锁，同时节点66的逻辑电平经倒相器68、69输出至数据输出端点T2。另外，数据输入端点T1的逻辑电平被取入节点60。
在本实施例20中，由于对倒相器64～67的每一个，在输出节点与接地电位GND线之间串联连接了2个N沟道MOS晶体管74、74’，所以与实施例1一样，可以求得抗软错误特性的提高。
另外，不言而喻，也可以对倒相器64～67的每一个，在输出节点与电源电位VDD线之间串联连接2个P沟道MOS晶体管。
可以认为本次公开的实施例在所有方面都是例示性的而不是限制性的。本发明的范围并非由上述的说明，而是由权利要求的范围示出，意在包含在与权利要求范围同等的意义上和范围内的一切变更。
权利要求
1.一种半导体存储电路，其特征在于它包含连接在第1与第2存储节点(N1、N2)之间的2个倒相器(11～14、13’、14’)，各倒相器的输入节点与另一倒相器的输出节点连接，上述倒相器(11、13、13’)包括串联连接在第1电源电位(GND)线与上述输出节点之间的、其输入电极皆与上述输入节点连接的多个第1导电形式的第1晶体管(13、13’)；以及串联连接在第2电源电位(VDD)线与上述输出节点之间的、其输入电极与上述输入节点连接的第2导电形式的第2晶体管(11)。
2.如权利要求1所述的半导体存储电路，其特征在于上述半导体存储电路被配置在字线(WL)与第1、第2位线(BL、/BL)的交叉部，并且，包括串联连接在上述第1位线(BL)与上述第1存储节点(N1)之间的、相应于上述字线(WL)为选择电平而导通的多个第3晶体管(15’、15)；以及串联连接在上述第2位线(/BL)与上述第2存储节点(N2)之间的、相应于上述字线(WL)为选择电平而导通的多个第4晶体管(16’、16)。
3.如权利要求1所述的半导体存储电路，其特征在于上述第1和第2晶体管(13’、13、11)的每一个都是MOS晶体管，上述多个第1晶体管(13’、13)的栅极被设置成直角。
4.如权利要求1所述的半导体存储电路，其特征在于上述第1和第2晶体管(13’、13、11)的每一个都是MOS晶体管，上述多个第1晶体管(13’、13)的栅极沿一条直线、在同一方向上被设置。
5.如权利要求1所述的半导体存储电路，其特征在于上述第1和第2晶体管(13’、13、11)的每一个都是MOS晶体管，上述多个第1晶体管(13’、13)的栅极被平行地设置。
6.如权利要求2所述的半导体存储电路，其特征在于上述第1、第2、第3和第4晶体管(13’、13、11、15’、15、16’、16)的每一个都是MOS晶体管，上述第1、第2、第3和第4晶体管(13’、13、11、15’、15、16’、16)的栅极在同一方向延伸。
7.如权利要求1所述的半导体存储电路，其特征在于上述半导体存储电路在第1导电形式的第1半导体层(NA)以及分别配置在上述第1半导体层(NA)的一侧和另一侧的第2导电形式的第2和第3半导体层的表面形成，上述2个倒相器的第2晶体管(11、12)皆在上述第1半导体层(NA)的表面形成，上述2个倒相器中的一个倒相器的多个第1晶体管(13’、13)皆在上述第2半导体层的表面形成，另一个倒相器的多个第1晶体管(14’、14)皆在上述第3半导体层的表面形成。
8.如权利要求1所述的半导体存储电路，其特征在于上述半导体存储电路在第1导电形式的第1半导体层(NA)以及分别配置在上述第1半导体层(NA)的一侧和另一侧的第2导电形式的第2和第3半导体层的表面形成，上述2个倒相器的第2晶体管(11、12)皆在上述第1半导体层(NA)的表面形成，上述2个倒相器中的一个倒相器的多个第1晶体管(13’、13)分散地配置在上述第2和第3半导体层的表面，上述另一个倒相器的多个第1晶体管(14’、14)分散地配置在上述第2和第3半导体层的表面。
9.如权利要求1所述的半导体存储电路，其特征在于上述半导体存储电路在SOI衬底(17～19)上形成。
10.如权利要求1所述的半导体存储电路，其特征在于上述半导体存储电路被配置在字线(WL)与第1、第2位线(BL、/BL)的交叉部，与上述半导体存储电路相对应地设置读出用字线(RWL)和读出用位线(RBL)，上述半导体存储电路还包括相应于上述读出用字线(RWL)为选择电平，将上述第1和第2存储节点(N1、N2)中的一个存储节点的逻辑电平施加于上述读出用位线(RBL)的读出电路(31、34)。
11.如权利要求1所述的半导体存储电路，其特征在于上述半导体存储电路被配置在字线(WL)与第1、第2位线(BL、/BL)的交叉部，与上述半导体存储电路相对应地设置检索线(SL)和匹配线(ML)，上述半导体存储电路还包括检测上述第1和第2存储节点(N1、N2)中的一个存储节点的逻辑电平与施加于上述检索线(SL)的逻辑电平是否一致，并向上述匹配线(ML)施加相应于检测结果的电平信号的一致/不一致检测电路(51、52)。
12.如权利要求1所述的半导体存储电路，其特征在于上述倒相器(11、11’、13、13’)包括串联连接在第1电源电位(GND)线与上述输出节点之间的、其输入电极皆与上述输入节点连接的多个第1导电形式的第1晶体管(13、13’)；以及串联连接在第2电源电位(VDD)线与上述输出节点之间的、其输入电极皆与上述输入节点连接的多个第2导电形式的第3晶体管(11’、11)，上述多个第3晶体管中的1个是上述第2晶体管。
13.如权利要求12所述的半导体存储电路，其特征在于上述半导体存储电路被配置在字线(WL)与第1、第2位线(BL、/BL)的交叉部，它还包括串联连接在上述第1位线(BL)与上述第1存储节点(N1)之间的、相应于上述字线(WL)为选择电平而导通的多个第4晶体管(15’、15)；以及串联连接在上述第2位线(/BL)与上述第2存储节点(N2)之间的、相应于上述字线(WL)为选择电平而导通的多个第5晶体管(16’、16)。
14.如权利要求12所述的半导体存储电路，其特征在于上述第1和第3晶体管(13’、13、11’、11)的每一个都是MOS晶体管，上述多个第1晶体管(13’、13)的栅极被设置成直角，上述多个第3晶体管(11’、11)的栅极被设置成直角。
15.如权利要求12所述的半导体存储电路，其特征在于上述第1和第3晶体管(13’、13、11’、11)的每一个都是MOS晶体管，上述多个第1晶体管(13’、13)的栅极沿一条直线、在同一方向上被设置，上述多个第3晶体管(11’、11)的栅极沿另一条直线，在同一方向上被设置。
全文摘要
SRAM存储单元(1)包含串联连接在第1存储节点(N1)与接地电位(GND)线之间的2个N沟道MOS晶体管(13、13’)和串联连接在第2存储节点(N2)与接地电位(GND)线之间的2个N沟道MOS晶体管(14、14’)。由于只要是1个α粒子不通过2个N沟道MOS晶体管(13、13’或14、14’),存储数据就不反转,所以软错误很难发生。
文档编号G11C11/41GK1423283SQ0214705
公开日2003年6月11日 申请日期2002年10月25日 优先权日2001年12月7日
发明者新居浩二 申请人:三菱电机株式会社