专利名称：集成电路中多端口存储器的刷新的制作方法
技术领域：
本发明一般地涉及集成电路(ICs)，更具体地，本发明涉及在ICs中刷新多端口存储器阵列。
背景技术：
集成电路，例如，数字信号处里器(DSPs)，会使用芯片上存储器(on-chip memory)(存储器模件)以存储待处理的信息，而该芯片上存储器包括，举例而言，一个静态随机存取存储器单元阵列、或动态随机存取存储器单元阵列，其中，所述存储器单元被连接至在一个方向中移动的字线，以及被连接至在另一个方向中移动的位线。而动态存储器单元则包括一个存储电容器以及至少一个存取晶体管。存储在该存储电容器中的电荷作为所存储信息的指示(例如，逻辑0、或逻辑1)。由于泄漏效应(leakageeffect)，在该存储电容器中的电荷随着时间而消散，因此，该存储的电荷必须周期性地进行刷新，以确保该存储器单元会在该IC之操作期间维持该正确的信息。
在一些应用中，使用一种双端口存储器模件。一个双端口存储器模件包括第一以及第二端口，而通过所述端口，即可以对所述存储器单元进行存取，其中，每一个端口包括用于接收地址、数据、以及控制信号的信号线，并且，每一个端口，举例而言，包括一地址译码器，其在该存储器单元阵列的范围中选择一特别的位线、或一特别的存储器单元行。所述存储器单元通过两个分开的位线以及两个分开的位线而被连接至两个存取端口。
该阵列的所述存储器单元必须在一特定的时间(例如，保存时间(retention time))之后进行刷新，然而，该刷新循环却可以与通过所述存取端口的其中任一而对该存储器单元提出的一存取请求同时发生，因此，传统地，对于该存储器模件的存取被暂停，直到该刷新循环已经完成为止，而此不利地冲击该系统的效能。
根据先前的讨论，有需要提供一多端口存储器模件，且在其中，该刷新循环对该系统效能所造成的冲击可以被降低。
发明内容
本发明一般地涉及具有一种存储器模件的ICs，具体地，本发明涉及有效率地刷新一个多端口存储器模件。在一实施例中，所述存储器模件包括第一以及第二端口。一控制模块管理所述存储器存取以及刷新请求。在一个实施例中，该控制模块包括一竞争检测电路，其监控通过所述存取端口以及所述刷新操作的所述存储器存取请求。一刷新计数器提供待刷新的存储器单元的行的地址顺序。在每一个端口范围中的该地址译码器激活用于刷新或用于存储器存取的该行。竞争电路确保一刷新操作被分配至同时未被用于存储器存取的一端口。
图1示出一双端口存储器的一模块图；图2示出在图1中所示的该存储器单元阵列的一特定的存储器单元；图3示出一刷新循环的图式；图4示出一刷新控制电路的一功能图；以及图5示出一刷新循环的一交替时序图。
具体实施例方式
图1显示依照本发明的一实施例的一双端口存储器模件的模块图。而该存储器模件，举例而言，可以被嵌入一IC中，例如，一DSP，当然，其它类型的ICs，例如，存储ICs，亦可以使用。正如图1所示，该存储器模件包括一存储器阵列1，其可以通过第一以及第二端口(端口A以及端口B)，存取。不过，亦可使用具有额外的存储器阵列、或额外的端口的一存储器模件。该存储器模件，举例而言，可以通过多重信号处理器或微控制器而进行存取。
该存储器阵列1包括多个配置为行13以及列14的存储器单元11。一行存储器单元包括第一以及第二字线103a-b，该第一字线通过一第一行译码器21a而被控制，以及该第二字线通过一第二行译码器21b而被控制。一列存储器单元包括第一以及第二位线101a-b，第一读出放大器(senseamplifier)107被耦合至该第一位线，以及第二读出放大器107b被耦合至该第二位线。
图2显示依照本发明的一实施例的一双端口存储器单元，其中，该存储器单元包括两个存取晶体管110，111，以及一存储晶体管112，而该存储晶体管112包括连接至所述存取晶体管110、111的漏极以及源极终端。在一个实施例中，所述晶体管为n-FETs。亦可以使用p-FETs、或n以及p-FETs的结合。该第一存取晶体管110用作该第一端口，且被耦合至该第一位线101以及该第一字线103；该第二存取晶体管用作该第二端口，且被耦合至该第二位线102以及该第二字线104。该存储晶体管的一栅极被耦合至一激活信号，以提供该晶体管传导性。在一实施例中，一n-FET存储晶体管将其栅极耦合至VDD，另外，为了通过所述端口的其中任一来存取该存储器单元，该分别的字线利用一高电位(VDD)而被激活，以提供该分别的存取晶体管传导，而利用大于VDD的一提升电压(boosted voltage)来激活所述字线亦可行。其它类型的双端口、或多端口存储器单元亦可以被使用于该存储器模件中。
回到图1，提供一控制模块14，以用于控制对该存储器阵列的存取，而该控制模块，举例而言，为一状态机(state machine)。其它类型的电路、或逻辑模块亦可使用。该控制模块接收控制信号，例如，读取/写入，以及地址信息，并且，响应地产生用于存取该存储器模件的信号。为了通过端口A而存取该存储器模件，该控制模块产生激活CSA’信号，以及该待存取之存储器单元的地址(ADRA’)。在一个实施例中，产生一读取-写入信号RWA’。根据该存取为一读取、或一写入存取，该RWA’信号将会为一逻辑1、或逻辑0。举例而言，RWA’在用于一读取存取时相等于一逻辑1，并且在用于一写入存取时相等于一逻辑0。类似地，若该存取通过端口B时，CSB’以及该存储器单元的地址(ADRB’)与RWB’一起产生，以指示该存取为一读取、或一写入。在一写入存取期间提供数据或者在一读取存取期间进行检索(例如，DATAA，DATAB)。
依照本发明的一个实施例，该控制模块包括一刷新控制模块，以用于控制所述刷新操作。也可使用与该控制模块分开的一刷新控制模块。在一个实施例中，该刷新控制启动在一刷新操作期间对于该存储器模件的存储器存取。
该刷新控制模块产生刷新启动(RE)、刷新行地址(RR)、以及等待(WS)信号，并且，将它们输出至所述端口A以及B的所述分别控制输入端。这些信号将于之后进行解释。该控制电路4包括多路复用器41-46，其输出用于对一端口的该正常存取，以及用于一刷新存取的交替信号。
图3显示依照本发明的一实施例的刷新时序。该刷新于位在时间瞬间0以及T之间的一刷新循环50范围之中被执行，两个刷新循环50a-b通过刷新闲置时间(refresh idle time)I而被分开。保存时间R为刷新循环时间T以及闲置时间I的结合。该保存时间R系被选择，以使得存储在该存储电容器中的电荷能有足够高的量，以为了一接续刷新、或读取操作而正确地被检测。在一刷新循环50期间，该存储器单元阵列的所有n行皆会进行刷新。在一个实施例中，所述n行顺序地通过该第一或第二端口进行刷新。所述存储器单元通过，举例而言，对一行的所述存储器单元执行一读取存取而进行刷新，该刷新操作为了该单元阵列的所有n行重复n次。
图4显示依照本发明的一实施例的一控制电路4的一操作图式。该控制电路，举例而言，为一状态机。该控制电路包括一控制模块61，且该控制电路接收一系统时钟信号CLK，而其控制该存储器模件功能。该IC可以具有两种操作模式，功率下降(power down)或正常(normal)，该IC的所述操作模式可以通过该PD信号而被控制，在一个实施例中，一第二时钟信号被提供至该控制模块，该第二时钟信号通过，举例而言，一振荡器60而被产生。
在一个实施例中，该控制模块产生一刷新启动信号(RE)。该刷新启动信号可以与所述时钟信号的其中任一进行同步。该RE信号控制一提供该存储器单元阵列的所述行地址的顺序的刷新地址计数器62，而该刷新地址计数器则输出该刷新地址RR。在一个实施例中，若是该IC处于功率下降模式(例如，PD＝1)时，则该刷新通过功能模块63、并利用来自振荡器60该刷新时钟而被激活。在该功率下降模式期间，该IC并不允许通过端口A以及B而存取请求。
当该IC处于正常操作(例如，PD＝0)时，该刷新地址RR被递送至功能模块64，而其执行竞争检测。在一个实施例中，该竞争检测通过比较该存取的该地址与该刷新地址而被执行，此外，功能模块64被提供以任何通过端口A、或B而遭受一存取的地址ADRA，ADRB，以及所述端口选择信号CSA，CSB，而在一刷新操作期间，可以发生四个不同的竞争方案，如表1所示。
表1
状态1代表在一刷新请求期间，没有存储器存取受到请求的状况。在缺乏一刷新以及一存储器存取之间的一竞争的情形下，该刷新计数器所被寻址的该行可以通过所述端口的其中任一而进行刷新，在一较佳实施例中，所述端口的其中之一(例如，端口A)可以在没有竞争发生时专属于刷新之用。
状态2代表一存储器存取系通过端口A而提出请求，且同时，一刷新进行请求的状况。该刷新以及存取的所述地址被比较。若该存取及刷新的所述地址针对不同行时，则该存取通过端口A而进行导通，同时，该刷新操作被分配给端口B。所以相对应于该刷新地址的该行通过端口B而进行刷新。可选择地，通过端口B地一存储器存取与一刷新请求同时提出请求的状况，如状态3所表示，在如此的状况下，若该存取以及刷新的所述地址针对不同行的时候，则该存储器存取通过端口B而被执行，且同时，该刷新通过端口A而进行导通。
此外，对状态2、或3而言，在一存取为对该待进行刷新地相同行的读取存取的一个实施例中，该刷新受到抑制、或省略。该行的所有所述存储器单元被读取。然而，仅有来自该所选择地单元、或该行地单元的数据被输出。对一写入操作而言，该行地所述未被选择单元在不输出它们地数据的情形下进行读取。可选择地，该刷新系以由一个端口被执行，同时，该存取由其它的端口被执行。
在同时经由该两个端口地存储器存取与一刷新请求一起提出请求的例子中(状态4)，若所述存取都不是针对该待刷新的行时，则所述存取的其中之一通过所述端口的其中之一而被执行，且同时，一刷新通过另一个端口而被执行。该第二存取则是由于一等待信号而受到延迟，直到该刷新完成为止。举例而言，该对于端口A的存取被执行，该对于端口B的存取被延迟，并且该刷新通过端口B而被执行。在此例中，将优先权分配给针对端口B的存储器存取亦为可行。对于所述端口的存取的该优先权可以通过一标记的使用而进行循环。其它的分配存取优先权方法亦为可行。
在所述存取的其中之一为针对一代刷新的行的例子中，该刷新操作可以被禁能(disabled)。两行皆可以进行存取。在一写入存取针对在该待刷新的行上的一存储器单元而被执行的例子中，该所选择的存储器单元可以进行写入，同时，该行的所述其它存储器单元可以进行读取。
当端口A、或端口B被用于该刷新时，则于该分别的端口A、或B中的该行译码器被提供以来自该刷新地址计数器的该行的该地址。
该用于检测竞争以及比较地址的功能模块64执行下列的决定1.当RE＝0时，在端口存取以及刷新之间不会具有冲突。该地址ADRA通过其输入端ADRA’而被提供至该第一译码器，且该地址ADRB通过其输入端ADRB’而被提供至该第二译码器，而所述译码器则是激活字线的其中之一，以读取自、或写入至一行之所述存储器单元的其中之一、或数个。
2.当RE＝1，且所述端口A、或B皆没有被选择用于一外部存取时，则该刷新地址RR通过输入端ADRA’以及ADRB’的其中之一而被提供至端口A、或B的其中之一。
3.当RE＝1，且仅端口A被选择用于一外部存取时，则通过端口A的用于该存取的该地址ADRA’被提供至该第一行译码器，且该刷新地址RR被提供至该第二行译码器，以执行该刷新。
4.当RE＝1，且仅端口B被选择用于一外部存取时，则通过端口B的用于该存取的该地址ADRB’被提供至该第二行译码器，且该刷新地址RR被提供至该第一行译码器，以执行该刷新。
5.当RE＝1，且端口A以及B皆被选择用于一外部存取时，若是该存取优先权被分配至端口A时，则用于端口A的存取的该地址ADRA’被提供至该第一行译码器，以执行所请求的该刷新。可选择地，存储器存取的优先权亦可以被分配至端口B，来自刷新地址计数器62之该刷新地址RR被提供至该第二行译码器，以执行该刷新。一等待循环信号WS通过刷新控制模块4而被发送，以相对于地址ADRB而延迟该读取/写入地址一个循环，因而使得该刷新循环可以通过端口B的该第二行地址译码器而被执行。
在3至5的所有状况中，假设来自刷新地址计数器62的该刷新地址RR不同于所述读取/写入地址ADRA’、ADRB’的。如果不是这个状况，且该刷新地址RR相等于为了一存取所准备之所述地址ADRA’、ADRB’的其中之一时，则该特别地行的该刷新受到抑制。同样地，在状况5中，所述待循环信号WS的该发送亦被省略。取而代之的是，执行该存取。该功能模块64包含一比较器，其比较待读取/写入存取的存储器单元的所述行地址与一刷新的该行地址。
在图5中显示一交替时间计划，以执行该存储器单元阵列的周期性刷新，其中，在该刷新启动信号RE的脉冲71以及72之间时间周期于图3中相同。相较于图3，该刷新启动信号具有一系列的较短脉冲，并且重复数次。该刷新启动信号分布于该周期R的N个脉冲。反之，所有的N行于根据图3的时间周期O、T中进行刷新，仅有所述N行的其中之一会在所述脉冲的其中之一(例如，图5中之71)中进行刷新。
当本发明特别地以各种实施例作为参考而被显示以及叙述的同时，本领域的技术人员将可以了解，其可以对本发明作为修饰以及改变，却不脱离本发明之精神以及范畴。因此，本发明的范畴不应该以上述的叙述作为参考而决定，而是应该以所附权利请求以及与其等义的所有范围作为参考而被决定。
权利要求
1.一种存储器装置，包括；一存储器单元阵列，其具有多个存储器单元，第一以及第二位线，以及第一以及第二字线，所述存储器单元的每一个耦合至所述第一位线的其中之一、所述第二位线的其中之一、所述第一字线的其中之一、以及所述第二字线的其中之一；一第一字线译码器，其耦合至该多个第一字线，以激活所述字线的其中之一；一第二字线译码器，其耦合至该多个字线，以激活所述第二字线的其中之一；以及一刷新控制电路配置，其包括一竞争电路，而该竞争电路将一刷新分配至所述字线译码器的其中之一，借此，所述字线译码器的其中之一于当时不被使用于针对该存储器单元阵列的所述存储器单元的其一的一外部存取。
2.根据权利要求1所述的存储器装置，其中，所述第一以及第二字线译码器的每一个被设计为启动该多个字线的其中之一而执行针对所述存储器单元的其中之一的一存取，其中，该竞争电路被设计为选择所述第一以及第二字线译码器的其中之一，进而执行针对与耦合于所述第一以及第二字线译码器的该其中之一的该多个字线相连接的所述存储器单元的一刷新操作，并用以选择所述第一以及第二字线译码器的其中另一，进而执行一外部存取。
3.根据权利要求2所述的存储器装置，其中，该竞争电路用以在所述第一以及第二字线译码器的其中之一接收了一外部请求的存取时，发送用于所述一字线译码器的一等待循环。
4.根据权利要求1所述的存储器装置，其中，该刷新控制电路配置包括一刷新地址计数器，其计数所述待刷新字线的地址，以及包括一比较器，其比较该待刷新字线的该地址与依照一外部请求而进行存取的一字线的一地址，其中，为了响应一地址匹配，一刷新循环被抑制。
5.根据权利要求1所述的存储器装置，其具有一第一存取端口以及一第二存取端口，该第一存取端口包括所述第一字线译码器并且该第二存取端口包括所述第二字线译码器；提供一第一选择信号以启动通过该第一端口的一存取的一终端；以及提供一第二选择信号以启动通过该第二端口的一存取的一终端，该竞争电路在该第一存取端口上的端口选择信号被激活、且被提供至该第二存取端口的端口选择信号被去激活时，提供所述存储器单元进行刷新的一字线的一地址给该第一存取端口的该行译码器。
6.根据权利要求5所述的存储器装置，其中，该竞争电路在提供至该第一以及该第二存取端口的所述端口选择信号皆被激活的时候，提供所述存储器单元进行刷新的一字线的一地址给该第一存取端口的该行译码器，以及其中，在该刷新通过该第一存取端口而执行的期间，该竞争电路发送一等待信号，以延迟通过该第一存取端口而针对一存储器单元的一外部请求存取。
7.根据权利要求5或6所述的存储器装置，其中，该竞争电路被设计为在该第一以及该第二端口选择信号被激活时，执行用于对所述端口其中之一的一外部请求存取的一等待循环。
8.根据权利要求1至7所述的存储器装置，其中，各存储器单元包括一存储装置，其具有一第一以及一第二终端，一连接至该第一终端的第一存取晶体管，以及一连接至该第二终端的第二存取晶体管，且该第一存取晶体管连接至该多个第一字线以及第一位线的其中之一，该第二存取晶体管连接至该多个第二字线以及第二位线的其中之一。
9.一种操作存储器装置的方法，其中，该存储器装置具有第一以及第二存取端口，而存储器单元被配置于多个行中，每一行皆可通过所述第一以及该第二端口而存取，以及第一以及第二行译码器响应一分别的行地址而译码所述行的其中之一，其中，一刷新会通过启动所述行的其中之一并通过该第一行译码器而在该其中一行的所述存储器单元上执行，且同时，通过该第二行译码器，另一行会响应一外部请求存取而进行存取。
10.根据权利要求9所述的方法，其中，当该第一以及该第二存取端口的每一个皆接收一外部请求存取时，用于一外部请求存取的一等待循环被发送于该第一行译码器的该其中一端口。
11.根据权利要求9所述的方法，其还包括，当一外部请求存取的一行地址以及该待刷新的行的行地址彼此匹配时，计数待刷新的行的行地址并抑制一行的存储器单元的一刷新的步骤。
全文摘要
本发明涉及集成电路中多端口存储器的刷新。一种双端口存储模件，包括为了检测在外部请求存取以及刷新操作之间的冲突而进行刷新的一个竞争电路。该刷新操作被分配至未进行外部存取的端口。当通过两个端口的存取提出请求时，将插入用于其中一个存取请求的等待循环，直到该刷新被终止。
文档编号G11C11/406GK1685440SQ03822470
公开日2005年10月19日 申请日期2003年8月26日 优先权日2002年9月19日
发明者R·K·贾恩 申请人:因芬尼昂技术股份公司