专利名称：多倍数据速率ram存储器控制器的制作方法
技术领域：
本发明涉及多倍数据速率RAM存储器控制器和一种包括该存储器控制器的数据处理系统。
背景技术：
随着微处理器处理速度的增长，存储器结构必须相应地改进。例如，用于双倍数据速率(DDR)同步动态随机存取存储器SDRAM的控制器典型地包括标准DDR SDRAM存储器设备的接口。提供该控制器用于控制对SDRAM的访问，并用于处理总线仲裁、命令解释、存储段交错和定时。该控制器指示DDR接口什么时候从DDR数据总线执行读写。该接口，即DDR接口用来保持双向DDR数据总线，并维护用于SDRAM的所有地址和命令信号。
在图6中，示出了DDR SDRAM和控制器ASIC之间接口的基本表示。尤其是，示出了公知的接口信号。该控制器ASIC发出时钟信号clkp、clkn，地址和命令信号addr/cmd以及掩模信号dqm。选通脉冲dqs和数据信号dq可以来自控制器ASIC，用于写命令，或来自SDRAM，用于读命令。
图7表示与图6的接口信号对应的定时。尤其是描述了写命令和读命令wrt、rd的定时。每个时钟周期中，每个引脚传送两个比特。时钟信号的上升沿和下降沿用于结合选通脉冲信号dqs来捕捉数据。该选通脉冲具有和时钟clkp相同的频率。为了实现延迟补偿，选通脉冲dqs和数据一起传递。因此，接口运行的速度可以达到450Mbit/s/pin或甚至更高。选通脉冲信号dqs由数据源产生。因此，为了读取数据，存储器设备SDRAM产生选通脉冲信号dqs，为了写入数据，控制器产生选通脉冲信号dqs。应当注意，对于读命令和写命令来说，选通脉冲信号dqs和数据dq之间的对齐方式是不同的。
在图8中，示出了根据现有技术，用于产生多倍时钟相位的DDRSDRAM控制器相关部分的示意性框图。尤其是描述了锁相环PLL单元PLL和延迟锁定环DLL单元DLL。PLL单元和DLL单元串联连接，PLL单元向DLL单元输出时钟信号clk。DLL单元用于去除处理器和SDRAM之间的时钟脉冲相位差，以及用于从时钟信号clk产生多倍时钟相位，以产生如图6和7所述的写信号或捕捉读取的数据。接口逻辑(未示出)所需的相位是时钟信号clk、clk90(90°)、clk180(180°)、以及选通脉冲信号dqs90(90°)、dqs270(270°)。选通脉冲信号DQS来自外部存储器，并只在读取数据时存在。
DLL单元DLL包括主DLL单元MDLL和从属DLL单元SDLL。主DLL是具有反馈环的DLL单元，因此能够锁住输入的PLL单元PLL的时钟信号clk。相应地，DLL单元延迟线路上的延迟将与时钟周期的延迟匹配。然后，从属DLL单元SDLL中的延迟线路与主DLL单元MDLL中的延迟线路匹配。
从属DLL单元SDLL用于将输入的选通脉冲信号DQS移相90度，即时钟周期的四分之一，以至于它可以用于捕捉输入的数据。因此，选通脉冲信号的相移要非常精确地等于时钟周期的四分之一，这是至关重要的，因为定时变得非常关键。
应当注意，上述示出的所有时钟相位都是接口逻辑所需的，该接口逻辑主要包括触发器。该逻辑用于产生写信号和捕捉读取的数据。由于各个时钟相位的具体用途与它们的产生不相关，因此省略它们用途的详细描述。
但是，上述解决方案中DLL单元占用大量的芯片面积且消耗大量功率。这逐渐成为问题，特别是在用于移动DDR SDRAM的接口解决方案中。
因此，本发明的目的是提供一种用于多倍数据速率RAM的存储器控制器，其减少了所需的芯片面积，也减少了功率损耗。
该目的由根据权利要求1的多倍数据速率RAM存储器控制器和根据权利要求8的数据处理系统来实现。
因此，提供一种用于多倍数据速率RAM存储器模块的存储器控制器。所述的控制器包括PLL单元PLL，用于从参考时钟REFCLK产生不同的时钟相位clk、clk90、clk180。另外，提供一种可控的延迟单元CDU，用于延迟选通脉冲信号dqs。
相应地，取代现有技术中从DLL单元，而是从PLL产生不同的时钟相位clk、clk90、clk180。另外，现有技术中的DLL单元被单一的延迟元件代替，因此实现费用更低。
根据本发明的一方面，可控的延迟单元CDU的延迟与所述PLL单元PLL的延迟匹配。相应地，在没有牺牲所需精度的情况下，实现了低廉的实现费用。
根据本发明的优选的方面，所述可控的延迟单元CDU适用于将选通脉冲信号dqs延迟90度。
根据本发明的另一方面，所述PLL单元PLL包括4相振荡器OSC，该振荡器具有两个单一的延迟单元CDU1。因此，实现提供4个相位会需要更少的芯片面积。
还根据本发明的另一方面，所述PLL单元PLL还包括相位比较器COMP，它输出控制信号Vctrl，其中所有延迟单元CDU、CDU1接收所述控制信号Vctrl，作为输入信号。因此，DDR SDRAM接口中的信号可以精确地定时。
本发明也涉及一种包括上述存储器控制器之一的数据处理系统。
本发明其他的方面在从属权利要求中描述。
本发明的这些和其他方面将参照附图和下文中的实施例阐述且将显而易见。
图1表示根据第一实施例的用于产生多倍时钟相位的DDRSDRAM控制器相关部分的基本结构图；图2表示图1的PLL单元的振荡器的示意性结构图；图3表示图2的振荡器的定时；图4表示根据第二实施例的用于产生多倍时钟相位的DDRSDRAM控制器相关部分的示意性结构图；
图5表示图1的PLL单元的示意性结构图；图6表示DDR SDRAM和控制器之间的接口的基本表示；图7表示图6的接口信号的相应定时；以及图8表示根据现有技术的用于产生多倍时钟相位的DDRSDRAM控制器相关部分的示意性结构图。
优选实施例的描述图1表示根据第一实施例，用于产生多倍时钟相位的DDRSDRAM控制器相关部分的基本结构图。例如，该控制器可以布置在一个单一芯片或多个芯片上的数据处理系统中的处理器和DDRSDRAM存储器模块之间。该控制器包括PLL单元PLL和受控延迟单元CDU。这样单元执行与图8的相应单元相同的功能，即当从存储器读取数据时，提供不同的时钟相位clk、clk90、clk180和不同的选通脉冲信号相位dqs、dqs270。因此，可控单元CDU的延迟与PLL单元中90度延迟元件的延迟匹配。
图2表示图1的PLL单元的振荡器OSC的示意性结构图。该振荡器包括两个延迟单元CDU。两个受控的相同延迟单元CDU的延迟由控制电压Vctrl控制。每个延迟单元能够引入T的延迟，即相对于输入时钟clk是90度。振荡器的频率是单一延迟元件CDU的延迟的4倍。
图3表示图2的振荡器的定时。尤其是示出了节点处的信号，即时钟信号clk、信号clk90(时钟信号被移相90度)、信号clk180(时钟信号被移相180度)、和信号clk270(时钟信号被移相270度)。
图4表示根据第二实施例，用于产生多倍时钟相位的DDRSDRAM控制器相关部分的示意性结构图。这里，示出了图2的振荡器OSC和受控的延迟单元CDU。该装置的用途对应于图8装置的用途，即对处理器和DDR SDRAM存储器之间接口中的信号进行彼此之间精确的定时。振荡器OSC产生时钟信号clk、clk90、clk180、clk270，即时钟信号和分别移相90度、180度和270度的信号。延迟单元CDU接收控制信号Vctrl和选通脉冲信号DQS，作为输入信号，并输出dqs90和dqs270。优选地，受控延迟单元CDU是简单的1/4T延迟单元。因此，输入的选通脉冲信号被延迟，以分别产生dqs90和dqs270信号(选通脉冲信号被移相90度和270度)。因此，最初在图8中示出的所有相位都存在。控制电压Vctrl受PLL中的反馈环控制。增加缓冲器B1-B7以将延迟单元CDU的微分(模拟)信号转换为实际的干线至干线的逻辑信号。那些信号可以用在上述(未示出)的接口逻辑中。
当控制信号Vctrl用于所有的三个延迟单元CDU1、CDU时，延迟单元CDU与PLL单元中的延迟匹配。
图5表示图1的PLL单元的示意性结构图。示出了相位比较器COMP和振荡器OSC。根据图2实现的振荡器OSC的输出反馈至相位比较器COMP的输入，并在这里与参考时钟ref_clk比较。相位比较器COMP输出控制电压Vctrl。控制电压Vctrl也用作延迟单元CDU1、CDU的控制输入。
相应地，DDR SDRAM接口信号，例如选通脉冲信号dqs，可以被精确定时。另外，可以使用简单的T/4延迟元件代替现有技术中的DLL单元。
换言之，提供一种解决方案，用于向外部DDR SDRAM存储器的物理接口，它就功率和面积来说，比现存的解决方案更有效。在物理接口中，通常需要PLL和多个DLL。所需的DLL的数量取决于外部接口的宽度。如每个字节需要1个DLL，那么32比特的接口需要4个DLL。但是，根据本发明，DLL被单一的延迟元件取代。由于那些延迟元件在功率和面积上更有效率，这就提高了该解决方案的效率。典型地，使用DLL(而不是标准延迟元件)实现高定时精度。但是，根据本发明，该精度几乎不受影响。
因此，提高了DDR SDRAM接口的物理实现的面积和功率的效率。普通的物理实现包括PLL单元和4个DLL单元。根据本发明，PLL单元包括具有单一延迟元件的4相振荡器。由于DLL单元被单一的延迟单元取代，因此，面积和功率比具有4个DLL单元时降低了大约8倍。根据现有技术的接口中，DLL单元用于提供非常精确的时钟周期固定分数的延迟，而根据本发明的单一的延迟单元与PLL单元中的延迟匹配，以保持它的精确性。
上述控制器可以实现用于移动DDR SDRAM，这是由于移动DDR SDRAM和标准DDR SDRAM具有相同的物理接口概念，即每个时钟循环传送两个比特，使用每个字节一个选通脉冲，以及选通脉冲和数据之间的对齐是相等的。
由于现有技术的DLL单元包括8个类似的延迟元件，4个在主DLL中，4个在从属DLL中，所以仅提供一个延迟单元导致的面积增益为8。取代DLL的单一的延迟元件的延迟与PLL中具有四分之一时钟周期延迟的延迟元件匹配。
根据本发明的另一实施例，在第一和第二实施例中描述的存储器控制器的配置和运行还适用于或可应用于四倍数据速率QDRSRAM。对于与QDR存储器模块相关的更详细信息请参见http//www.qdrsram.com。
或者，根据第一和第二实施例的存储器控制器的配置和运行也可应用于其他的多倍数据速率RAM存储器控制器，尤其是多倍数据速率SRAM存储器控制器。
应当注意，上述实施例用于列举而不是限制本发明，本领域技术人员在不脱离后附权利要求保护范围的情况下，可以设计出许多其他的实施例。在权利要求中，任何放置在括号中的参考标记不应被理解为限制权利要求。词语“包括”不排除存在权利要求中未列出的元件或步骤。元件前的词语“一个”不排除存在多个这样的元件。在列举一些装置的设备权利要求中，这些装置中的几个可以用一个相同的硬件项实现。简单的事实，即彼此不同的从属权利要求中叙述了某些措施，并不表示这些措施的组合不能有利地利用。
并且，权利要求中的任何参考标记不应理解为限制权利要求的保护范围。
权利要求
1.用于多倍数据速率RAM存储器模块的存储器控制器，包括-PLL单元(PLL)，用于从参考时钟(ref_clk)产生不同的时钟相位(clk，clk90，clk180)；以及-可控的延迟单元(CDU)，用于延迟选通脉冲信号(dqs)。
2.根据权利要求1的存储器控制器，其中所述存储器控制器适用于双倍数据速率SDRAM存储器模块。
3.根据权利要求1或2的存储器控制器，其中所述可控的延迟单元(CDU)的延迟与所述PLL单元(PLL)的延迟匹配。
4.根据权利要求1、2或3的存储器控制器，其中所述可控的延迟单元(CDU)适用于将选通脉冲信号(dqs)延迟90度。
5.根据权利要求3或4的存储器控制器，其中所述PLL单元(PLL)包括具有两个单一延迟单元(CDU1)的4相振荡器(OSC)。
6.根据权利要求5的存储器控制器，其中所述PLL单元(PLL)还包括相位比较器(COMP)，其输出控制信号(Vctrl)，其中所有延迟单元(CDU，CDU1)接收所述控制信号(Vctrl)作为输入信号。
7.根据权利要求1的存储器控制器，其中所述存储器控制器适用于四倍数据速率RAM存储器模块。
8.包括根据权利要求1-7的存储器控制器的数据处理系统。
全文摘要
提供一种存储器控制器，用于多倍数据速率RAM存储器模块。所述控制器包括PLL单元(PLL)，用于从参考时钟(ref_clk)产生不同的时钟相位(clk，clk90，clk180)。另外，提供可控的延迟单元(CDU)，用于延迟选通脉冲信号(dqs)。
文档编号G11C7/22GK1947201SQ200580012976
公开日2007年4月11日 申请日期2005年4月26日 优先权日2004年4月29日
发明者扬·芬克, 约瑟夫·J.·A.·M.·韦尔兰当 申请人:皇家飞利浦电子股份有限公司