专利名称：使用纳米管开关的非易失性阴影锁存器的制作方法
技术领域：
本发明一般涉及存储逻辑状态的锁存器领域，尤其涉及使用双端纳米管开关 的非易失性阴影锁存器。相关领域描述易失性电路已经并继续是数字电路中的规范。在最初发展阶段，双极电路广 泛应用于模拟和数字电路。更密集和更易于集成但更慢速的基于FET的电路很快 兴起，并被引入到诸如计算器的低成本和低功率的应用中，而双极电路用于高速应用。为了消除当前双极的仅NMOS或仅PMOS芯片的静态功耗，引入了基于互补 CMOS (组合NMOS和PMOS)器件的电路，并且几乎消除了静态功耗，因为只 在电路切换时出现功耗。FET器件縮放(scaling)被引入并成功用于约每两年将电 路数量加倍，同时提高器件和电路的性能，所有这些都处于较低芯片上电压以将功 耗维持在可接受的水平。随着电路数量增长到百万，双极功耗变得过高，以致于CMOS用于代替双极 电路，并且CMOS变成半导体产业对逻辑电路、存储器和模拟产品的技术选择。 由于各种各样电子功能(存储器、数字和模拟电路)的共用CMOS技术平台，集 成上亿电路以及几十亿位的系统芯片(SoC)成为可能。向新的更密集的技术代的 迁移在单芯片上实现了更多的功能，并且出于经济以及性能原因而完成。新一代技 术(新技术节点)导致晶体管密度提高，其中器件宽度的电流驱动增加以及互连配 线更密集。然而，对于亚150nm技术，器件阈值电压的縮放越发困难，导致高的 FET器件OFF状态泄漏电流以及对应的高静态功耗。使用常规尺寸和电压縮放不 再能满足诸如SoC的快速密集芯片，使得功耗限制了单芯片的速度和功能的组合。 在90nm技术节点，总功率(动态和静态功率)的25至50%是由于泄漏电流引起 的静态功耗。预测发现对于65nm技术节点的产品，静态功耗将超过动态(操作) 功耗。新一代技术受到功耗的限制，尤其是受到由于较差的縮放以及相关联的高器 件OFF状态泄漏电流引起的静态功耗的限制。因为诸如PC、手机、游戏等许多应 用是便携的并需要电池操作，所以控制功耗同时实现高速操作是必需的。由于功耗 限制了逻辑电路的尺寸和操作速度的组合，需要新的芯片架构和电路设计解决方案 来实现高性能功能的持续增加。在Berlin等人的美国专利No. 6,097,243所述的通过架构和设计来降低功率的 一种方法提出一种在电路不活动的预定时段中减小时钟速度以降低动态功率的调 节机制。静态功率也通过调节源-体电压以增大阈值电压并降低相关联的泄漏电流 而得以减小。虽然该方法可降低某些电路的功耗，但是动态和静态功耗仍然保持相 对较高。实际上，减小功耗的阈值电压调制仅在体区域可被调制的基体CMOS技 术中使用。具有隔离的单独器件体区域的SOI CMOS技术不能如美国专利No. 6,097,243所述地进行调制。 在通过如Bertin等人的美国专利No. 6,097,241所述的架构和设计降低功率的 相关方法中，其中活动检测电路监控第一逻辑级处输入电路活动并增大后续级中的 电路速度以实现高速操作。同样需要调制具有如上相关于美国专利No. 6,097,243 进一步描述的关联限制的器件阈值电压。Bertin等人的美国专利No. 6,345,362描述了通过架构和设计来降低功率的又 一相关方法，其中使用芯片上控制处理器单元和芯片上功率管理单元将处于不同功 率电平的多芯片上功能单元匹配于要求各种速度的指令以优化芯片功率性能。在以 上相关于美国专利No. 6，097，243进一步描述的关联限制下，通过阈值电压变化来 调节每个功能单元的操作功率和关联速度。Datar等人的美国专利No. 6,625,740描述了通过架构和设计来降低功率的不同 方法，其中指令被检查并且代码被重新安排，使得一组指令不需要的电路被断电。 电路组可按处理各种指令的需要来通电。在所给示例中，假定电路需要10个时钟 循环处于OFF状态，以及需要IO个循环恢复到全功率状态。在断电的这些电路中 动态和静态功率都被降低，但是在断电期间，数据不能在寄存器中维持并且将丢失， 除非在断电时转移到存储器并在通电时转移回来。Goodnow等人的美国专利No. 6,658，634中描述了通过架构和设计来降低功率 的再一种不同方法，其中逻辑被设计成确保关键逻辑网(critical logic net)包含关 联寄存器，并且用逻辑合成软件来确保时钟可选择性地停止并且最后数据保持在特 定指令序列不需要的逻辑级寄存器中。虽然该方法降低了动态功耗，但是静态功耗 因泄漏电流而仍然较高。在Bertin等人的美国专利No. 5,986,962中，功率降低通过架构和设计来实现， 使得每个寄存器(锁存器)具有为低功率保持而设计(优化)的对应阴影寄存器(, 存器)(低泄漏电流的CMOS器件)。该系统的状态在转换到低功率模式时被转移 到阴影锁存器，并且从芯片的部分或整个芯片的逻辑电路移除功率。当功率恢复时， 将逻辑状态恢复到每个寄存器。虽然该方法显著降低了动态和静态功率，并且如果 整个芯片被断电则实际上消除了除了低功率阴影寄存器之外的全部功耗，但是阴影 寄存器引入了其自身的明显问题。首先，低功耗寄存器(锁存器)对a粒子敏感并 且数据完整性成问题。可对锁存器应用辐射硬化技术，但是可能需要某些技术变化。 其次，静态功率仍然消耗在低功率阴影锁存器中。而且对每个高性能锁存器添加低 功率阴影锁存器显著增大了芯片面积，这影响到芯片设计并减小了单块晶片的芯片 数量，进而增加了芯片成本。带有诸如高逻辑和存储器电流、系统芯片(SoC)架构的各种各样电路功能的高集成产品是当今半导体工业设计实践的重要组成部分。使用基体或SOI CMOS 技术的高集成产品设计，对需要SoC器件所提供的高集成度以及混合数据和信号处理的便携电池操作系统而言特别重要。特别是在消费电子产品中，产品需要随设 计进步而经历变化。结果，设计通常使用不同元件的组合，这些元件包括诸如通用(通常是RISC架构)嵌入微处理器核、嵌入DSP、嵌入ASIC设计(eASIC)、嵌 入FPGA、嵌入存储器以及其它功能的嵌入、可编程逻辑功能。期望产品功能的市 场化时间对产品成败至关重要，使得通常没有足够的时间来使用诸如优化ASIC设 计的定制方法来优化功能，以在最小的总功耗下具有最大性能。取而代之，设计必 须包括比优化设计消耗更多功率的可编程逻辑功能，以便于实现在设计循环快结束 时修改产品功能的灵活性并因经济原因提供多种用途。向新的更密集技术代的迁移在单芯片上实现更多功能并且可出于经济以及性 能原因而进行。新技术代(新的技术节点)引起晶体管密度增大，器件宽度的电流 驱动增加以及互连配线更密集。然而，对于亚150nm技术，器件阈值电压縮放难 度增大，导致高的FET器件OFF状态泄漏电流以及相应的高静态功耗。
图1示出相关于技术节点(以及对应年份)的归一化功耗。图1的来源是IEEE 计算机协会，2003年12月。结束节点以最小特征尺寸和关联门长度来表示。静态 功率随尺寸縮小呈指数增长，而动态(切换)功率以缓和的速率增长。在90nm技 术节点处，总功率(动态和静态功率)的25至50%是由于泄漏电流引起的静态功 耗。预测发现，对于65nm技术节点处的产品，静态功耗可能超过动态(操作)功 耗。新的技术代受到功耗的限制，尤其是由于较差的縮放和造成的高器件OFF状 态泄漏电流而引起的静态功耗。使用常规尺寸和电压縮放已经不再能满足诸如SoC 的快速密集芯片，使得功耗限制了单芯片上速度和功能的组合。因为诸如PC、手 机、游戏等的许多应用是便携式的并且需要电池操作，所以通过芯片架构和电路设 计来控制功耗是非常必要的。然而，即使在诸如工作站和服务器的非便携式应用中， 由较差的CMOS技术縮放导致的功耗限制也限制了操作速度并需要功率管理架 构。为了在高集成产品设计中成功结合功率管理，理解电路设计效率与功耗的关 系非常重要。图2示出对于各种逻辑设计方法，实现32位操作所需的每次操作能 量(皮焦)。最灵活和多功能的可编程逻辑是最不功率有效的，对于PC/工作站需 要2，000 pJ且对于RISC架构微处理器需要200 pJ。相反，最不灵活的设计方法ASIC是最功率有效的，对于相同的逻辑功能仅消耗2pJ。DSP也是非常有效的，为60pJ，因为它们通常用作加速数字信号处理功能以执行特定的数字信号处理任务。图2 源自Bill Dally的题为"Low-Power Architecture (低功率架构)"的演讲。带宽在各种操作所需的能量中占据主导。图3示出寄存器、ALU、和OCD32 位操作所需的能量以及从存储器读取并在芯片上转移32位所需的能量(100pJ)。 与芯片互连上驱动长距离(10 mm)相关联的相对较高能量(100pJ)是配线的非 縮放性和芯片尺寸增大的结果。图3源自Bill Daily, 2002年的International Symposium on High-Performapce Computer Architecture (高性能计算机架构国际研 讨会)。如果当前单处理器芯片架构和设计方法不改变，则与芯片上逻辑和存储器功 能互连相关联的功耗和等待时间将变成导致受功率限制的芯片性能的主要因素。实 际上，芯片架构己经作出响应，并且多个、简单处理器、分布式寄存器文件、显性 管理本地存储器、更多最佳设置的增强平面布置图、以及其它创新己经防止芯片上 互连成为主导的功率/性能限制因素。通过这些新的改进的芯片架构和设计方法，对芯片性能的限制还一贯如此地 主要是由于嵌入逻辑和存储器功能。然而，这些嵌入电路越来越难以如上进一步描 述地縮放，而静态功耗开始对芯k操作确定性能。CMOS电路中的静态功率即使在没有切换的情况下也会出现。这是由于因较 差縮放器件阈值电压和操作电压而流动的泄漏电流。静态功率只能通过降低电压， 较佳地将暂时不使用的电路中的电压降为零(可选择地从这些电路移除所施加的电 压)而得以降低。高速芯片设计通常使用称为并发操作的逻辑设计技术。这些技术是流水线和 并行性，其中将逻辑功能划分成称为级的更小片(子块)，使得因许多操作同时执行而使指令执行速率得到提高。并发逻辑设计技术在以下参考文献中有详细描述 H.B. Bakoglu， "Circuits, Interconnections, and Packaging for VLSI (VLSI的电路、 互连和封装)"，Addison-Wesley出版有限公司，1990年412-416页；以及DavidT. Wang, "Revisiting the F04 Metric (重访F04度量)"。并发逻辑操作的一个重要方面是指令的开始不等待先前指令的完成。这样， 每个循环中使用硬件的所有部分，最佳利用可用逻辑并且增加机器的吞吐量。指令 之间的依赖性使逻辑性能不能达到最佳可能性能；然而，指令优化可用于通过使用 例如流水线技术来达到更快的性能。例如，流水线技术使用达到高得多的操作速度的由寄存器(也称为寄存器文 件、寄存器组、流水线锁存器或锁存器)划分(分隔)的随机逻辑块；即用于提高 执行速率的流水线。将逻辑划分成大致相等的成为级的更小片，并且插入寄存器(锁 存器)组以在逻辑级的接口处保持临时值(逻辑状态)。然后，逻辑时钟频率被增 大到与逻辑级的最长延时加上锁存器延时开销之和的倒数成正比的水平。逻辑级、 寄存器(单锁存器和双锁存器设计)和时钟的示例在以上进一步描述的H.B.Bakoglu的参考书中的338-349页中给出。寄存器(锁存器)设计的示例在H.B. Bakoglu的参考书中的349-355页中给出。设计增加了寄存器的数量并减小了逻辑 级延时。作为示例，在IBM 750 PowerPC芯片中使用的寄存器(锁存器)数量约 为10,000个寄存器。下一代PowerPC设计，IBM 970使用约300,000个寄存器。使用易失性寄存器(锁存器)的设计功耗是重要的考虑因素，应为它通常如以上参照图1-3详细描述地对逻辑功能 设定最大性能限制。当前，逻辑状态暂时存储在易失性寄存器锁存器中。然而，引 入每个寄存器具有专用纳米管器件的非易失性寄存器使逻辑状态在没有施加电压 的情况下得以保存，即在集成电路的部分(或全部)中零功耗，以便于降低功耗， 从而使其它逻辑块能够消耗更多的功率并按需运行得更快，还具有以下描述的其它 优点。除了将随机逻辑划分成更小块的性能优点之外，还存在测试优点。逻辑测试 要求将每个逻辑节点切换到"1"和"0"两种逻辑状态。具有诸如上千万或上亿的 大量门的芯片不能得到有效测试，除非将逻辑细分成更小的级(块)。由锁存器分 隔的更小的逻辑级使逻辑的可测性达到例如98至99%。还可出于测试目的而将本 文所述的寄存器串联互连。施加逻辑测试模式(测试矢量)并且测量逻辑响应以标 识并剔除缺陷芯片，这在工业界是公知的。以下参考文献描述了逻辑可测性的设计 H Fujiwara， "Logic Design and Design for Testability (逻辑设计和可测性设计)"， 剑桥，马萨诸塞州，METPress， 1985年，238、 256-259页;以及P.H. Bardel、 W. H. McAnney和J. Savir， "Built-in Test for VLSI: Pseudorandom Techniques (VLSI的 内置测试伪随机技术)"，纽约，纽约州，John Wiley & Sons, 1987年，38-43页。许多不同的寄存器文件电路设if也是可能的(参照以上的Bakoglu)。例如， 时钟控制同步寄存器文件级电路设计可使用具有诸如图4A所示的CLK1和CLK2 的非重叠时钟的主锁存器级电路和辅锁存器级电路。或者，时钟控制同步寄存器文件级电路设计可使用具有诸如图4B所示并在以下进一步描述的CLK (及其互补 CLKb)的单个时钟的主锁存器级电路和辅锁存器级电路。图4A示出使用两个非重叠时钟CLK1和CLK2的现有技术流水线同步逻辑功 能5，包括由对现有技术的高速操作而设计的寄存器7、 12、 18 (以及未示出的其 它寄存器)分隔的逻辑级10和14 (以及未示出的其它逻辑级)。示例性寄存器12 由主(Ll)锁存器20和辅(L2)锁存器25构成。主(Ll)锁存器20由寄存器单 元l-n构成而辅(L2)锁存器25由单元l'-n'构成。寄存器级由对应的寄存器单元 对构成，诸如寄存器级16由对应的寄存器单元k和k'构成。注意到逻辑级10和 14可由例如随机逻辑级构成或者可以是诸如高速同步SRAM Ll高速缓存的板载 高速缓存，这很重要。诸如主(Ll)锁存器20的主(Ll)锁存器在被时钟CLK1 激活时从前一逻辑级IO接收数据，捕获并保持所输入的数据。诸如辅(L2)锁存 器25的辅(L2)锁存器在被时钟CLK2激活时从对应的主(Ll)锁存器20接收 信息，并将该信息发送到下一逻辑级14，然后在CLK2时钟循环的结束附近锁存 该信息。图4B示出使用单个时钟CLK的现有技术流水线同步逻辑功能40，包括由对 现有技术的高速操作而设计的寄存器45、 55、 65 (以及未示出的其它寄存器)分 隔的逻辑级50和60 (以及未示出的其它逻辑级)。示例性寄存器55由主(Ll)锁 存器70和辅(L2)锁存器75构成。主(Ll)锁存器70由寄存器单元l-n构成而 辅(L2)锁存器75由单元l'-n，构成。寄存器级由对应的寄存器单元对构成，诸如 寄存器级80由对应的寄存器单元k和k，构成。注意到逻辑级50和60可由例如随 机逻辑级构成或者可以是诸如高速同步SRAML1高速缓存的板载高速缓存，这很 重要。诸如主(Ll)锁存器70的主(Ll)锁存器在时钟CLK循环时间的前一半 期间从前一逻辑级50接收数据，捕获并保持所输入的数据，并且还在时钟循环的 后一半的起始处将该数据转移到辅(L2)锁存器。诸如辅(L2)锁存器75的辅(L2) 锁存器在时钟CLK循环时间的后一半的起始处从对应的主(Ll)锁存器70接收 信息，并将该数据发送到下一逻辑级60，然后在时钟CLK循环时间的后一半结束 附近锁存该数据。诸如在苹果计算机和索尼游戏站中使用的IBM 970 Power PC芯片的现有技术 PC芯片的电学特性示出了使用非重叠时钟设计的高速同步逻辑芯片中操作速度和 动态、静态功耗之间的关系。IBM 970芯片在1.3V下操作，在130nm技术节点下 使用SOI CMOS技术通过铜配线来设计，并且包括1MB的板载Ll同步SRAM高速缓存、4MB的板载L2同步SRAM高速缓存以及具有在约3GHz时钟频率下操 作的非重叠时钟CLK1和CLK2 (与图4A的同步逻辑功能5的方法类似)的双锁 存器设计。操作中，在约340ps的时钟循环下，主锁存器用约170ps从前一逻辑级接收数 据，捕获(锁存)该数据并将该数据对辅锁存器准备就绪。辅锁存器用约170ps 从对应的主锁存器接收数据，并将该信息发送到下一逻辑级，然后锁存该信息。IBM 970芯片具有约90W的动态(活动)功耗和25W因器件泄漏的静态(待 机)功耗；静态功耗约为活动功耗的28%。图5示出绘制在现有技术图1上130nm 技术节点处的现有技术IBM 970 PowerPC的相对动态(活动)和静态(待机)功 率，图1示出了基于CMOS器件縮放的预计的相对动态和静态功率，其中包括电 于小于理想阈值电压以及对应的电源縮放引起的器件泄漏电流对静态功率的增大 的影响。现有技术IBM 970 PowerPC芯片的相对功耗值表明静态功率问题至少如 图1和5所示一样重要，并且随着更先进的技术节点发展，静态功耗可能变为主导， 除非可使用架构和电路设计手段来防止它发生。- 图6示出对应于图4B所示的寄存器级80的现有技术寄存器文件级电路500。 寄存器文件设计和操作的描述可在以下参考文献中找到H.B. Bakoglu， "Circuits, Interconnections, and Packaging for VLSI (VLSI的电路、互连和封装)"，Addison-Wesley出版有限公司，1990年，349-356页。现有技术寄存器文件级电路500包 括主锁存器级电路505和辅锁存器级电路510，全都以同步(时钟控制)模式操作 并且全部是易失性的。即，如果失去或移除功率则所存储的数据将丢失。主锁存器 级电路505具有输入节点515和输出节点520。辅锁存器级电路510具有也是主锁 存器级电路505的输出节点的输入节点520以及输出节点525。节点520也是辅锁 存器级电路510的存储节点。主锁存器级电路505的输入节点515接收输入信号VjN并驱动CMOS的连接 于节点535的传输门530，并驱动由交叉耦合CMOS反相器545和550形一成的第 一存储节点535。输入信号V!N对应于来自图4B中的逻辑50的V!N。 CMOS传输 门530使用NMOS和PMOS器件两者来代替例如仅NMOS传输门，以确保逻贫'1" 和逻辑"0"两种状态通过消除器件阈值压降来在全部电源电平与接地电压电平之 间转换。时钟CLK 540和互补时钟CLKb 540，用于通过将CMOS传输门530置于 ON或OFF来使能或阻断输入节点515上的输入信号V:N驱动节点535，由此确定 交叉耦合的CMOS反相器545和550的逻辑存储状态。注意，所有反相器都是CMOS反相器，除非另外指出。CMOS反相器包括连接于电源的PMOS上拉器件以及接地的NMOS下拉器件，并且如以下参考文献中所述地操作H.B.Bakoglu， "Circuits, Interconnections, and Packaging for VLSI (VLSI的电路、互连和封装)"，Addison-Wesley出版有限公司，1990年，152页。交叉耦合反相器545和550驱动连接于 CMOS传输门560的存储节点555。时钟CLK和互补时钟CLKb用于通过将CMOS 传输门560置于ON和OFF来使能或阻断存储逻辑状态节点555驱动主锁存器存 储电路505的输出节点520。辅锁存器存储电路510的输入节点520，同时也是主锁存器级电路505的输出 节点，驱动反相器570。反相器570的输出在输出节点525上输出V0UT，并且还 驱动反相器575的输入。输出信号VouT对应于图4B中的V0UT，它将输入驱动到 逻辑60。反相器575的输出580连接于CMOS传输门585。时钟CLK和互补时钟 CLKb用于使能或阻断反馈回路的出现，该回路在使能时将反相器570和575交叉 耦合。当存储数据时，CMOS传输门585处于ON且反相器570和575形成具有作 为存储节点的节点520的交叉耦合存储器件。当CMOS传输门585处于OFF时， 反相器570和575没有被交叉耦合并且不形成存储器件。在操作中，诸如图4B所示的时钟方案用于同步如图4B所示的双锁存器设计 40的操作。寄存器级80包括单元k、主(LI)锁存器70的子集以及单元k'、辅(L2)锁存器75的子集。诸如主(Ll)锁存器70的主(Ll)锁存器在时钟CLK循环时间的前一半期 间从前一逻辑级50接收数据，捕获并保持所输入的数据，并且还在时钟循环的后 一半的起始处将该信息转移到诸如辅(L2)锁存器75的辅(L2)锁存器。诸如辅(L2)锁存器75的辅(L2)锁存器在时钟循环时间的后一半的起始处从对应的主(Ll)锁存器70接收信息，并将该信息发送到下一逻辑级60，然后在时钟循环时 间的后一半结束之前锁存该信息。如果时钟在时钟循环的前一半期间停止，则主(Ll)锁存器70保持(存储)逻辑状态或数据。如果时钟在时钟循环的后一半停 止，则辅(L2)锁存器保持(或存储)逻辑状态或数据。如果移除或丢失功率， 则逻辑状态或数据也丢失。图6示出对应于图4B所示的主(Ll)锁存器70的寄存器文件级80的单元k 的现有技术主锁存器级电路505以及对应于图4B所示的辅(L2)锁存器75的寄 存器文件级80的单元k'的辅锁存器级电路510。在操作中，在时钟循环的起始处，时钟CLK 540从高电压向低电压转变并在前一半时钟循环中保持低电压，并且互补时钟CLKb 540，从低电压向高电压转变并 在前一半时钟循环中保持在高电压。CMOS传输器件530接通，从而将输入节点 515的电压V!n耦合到存储节点535。 CMOS传输器件560关断并将主锁存器级电 路505的输出与辅锁存器级电路510的输入节点520隔离。CMOS传输器件585 也关断，从而断开反相器575的输入580与反相器570的输入520之间的反馈路径， 使得节点520不再作为存储节点。电压VrN可在时钟循环前一半结束之前的任何时 刻变换到对应于正确逻辑状态的电压值，从而为交叉耦合反相器545和550在时钟 循环后一半起始处的时钟变换之前存储对应的逻辑状态提供充足的剩余时间。时钟CLK 540在时钟循环的后一半起始处从低电压变换到高电压并且保持在 高电压，并且互补时钟CLKb 540'从高电压变换到低电压并在时钟循环的后一半中 保持在低电压。CMOS传输器件530关断，从而使输入节点515的电压Vjn从存儲 节点535退耦，其中存储节点保持在对应于时钟循环的前一半结束处的输入电压 VrN的状态。CMOS传输器件560接通并将存储节点555的状态转移到反相器570 的输入520，该反相器驱动输出节点525输出电压V0UT，并且还驱动反相器575 的输入。CMOS传输器件585接通，这使反相器575的输出180能够驱动反相器 570的输入并存储辅锁存器状态级电路510的状态直到时钟循环的第二阶段结束。在Berlin等人的美国专利No. 5,986,962中，易失性低功率阴影锁存器保持寄 存器文件逻辑状态或数据，使得可关断易失性高性能寄存器文件功率以减小静态功 耗，如上所述。然而，易失性低功率阴影锁存器必须保持接通，因此在备用模式中 存储逻辑状态或数据的同时仍然消耗功率，因为存储器是易失性的并且如果失去功 率则信息将丢失。此外，易失性低功耗阴影锁存器使用较低的偏置电流以最小化静 态功率并因此对扰动非常敏感，其中所存储的逻辑状态或数据可能会丢失或损坏。这可因电源噪声、芯片上开关噪声、a粒子或其它辐射干扰等而发生。而且，阴影 锁存器需要额外的芯片面积，这大大增加了芯片尺寸。图7示出具有正常运行模式和低功率逻辑状态(或数据)保持模式两种操作 模式的现有技术子系统700。在正常运行模式中，使用高性能系统锁存器来执行易 失性高性能和对应的高活动功率逻辑操作。在低功率逻辑状态(或数据)保持模式 中，将逻辑状态或数据保持在低功率阴影锁存器中。易失性表示如果功率丢失或被 移除则逻辑状态或数据信息会丢失。图7示出由专用耦合电路730、 730'、和730"耦合于相关易失性阴影锁存器 电路720、 720'和720"的多个现有技术易失性系统锁存器710、 710'和710"。系统锁存器还可称为例如锁存器电路或寄存器文件或寄存器文件电路。系统或锁存器电 路可从由开关Sl提供的来自功率源P的VDD供电。阴影锁存器电路从由开关S2提供的同样来自功率源P的V^供电。然而，开关S1和S2可从不同的源获得功 率。检测器D用于检测可来自低功率中断引脚(未示出)的低功率请求，或者通 过监控如图7所示的调用低功率的代码的操作码流ST来检测。当检测器D检测到 调用低功率或待机模式的操作码(或中断引脚)时，检测器D向其输出通电，从 而得到两种效果。 一种效果是使开关S1能够从电压源VMS提供功率。第二种效果 是在检测器D变换和开关S2激活之间的延迟之后激活开关S2，以使提供给锁存 器电路的Vdd功率无效。引入延时以确保在锁存器电路断电时能启用阴影锁存器 720、 720'和720"。易失性阴影锁存器720、 720'和720"保持在电压VMS下通电， 直到减小功率模式结束，并且仅在所存储的逻辑状态或数据被转移到易失性系统锁存器710、 710'和710"之后才可以断电。 概述本发明提供了一种使用纳米管开关的非易失性阴影锁存器。 在一方面，非易失性存储器单元包括响应于电刺激而存储对应逻辑状态的易 失性存储器件，以及耦合于该易失性存储器件从而响应于电刺激而接收并存储对应 逻辑状态的阴影存储器器件。该阴影存储器器件包括非易失性纳米管开关，其中所 述纳米管开关存储阴影器件的对应状态。在另一方面，非易失性纳米管开关包括双 端纳米管开关。在另一方面，非易失性存储器单元还包括耦合电路，该电路能够响应于电刺 激而将易失性存储器件响应的逻辑状态转移到阴影存储器器件，并且还能够响应于 电刺激而将阴影存储器器件的逻辑状态转移到易失性存储器件。在另一方面，非易失性存储器单元还包括耦合电路，该耦合电路包括编程 电路，在易失性存储器件和阴影存储器器件之间提供电路径并且响应于编程信号将 易失性存储器件的对应逻辑状态转移到阴影存储器器件；以及恢复电路，在阴影存 储器器件与易失性存储器件之间提供电路径并响应于恢复信号将阴影存储器器件 的逻辑状态转移到易失性存储器件。在另一方面，非易失性存储器单元还包括耦合电路，该耦合电路包括与阴影 存储器器件电连通并且响应于擦除信号而擦除阴影存储器器件的逻辑状态的擦除 电路。在另一方面，纳米管开关的第一端子与易失性存储器件的输出节点电连通， 且纳米管开关的第二端子与编程/擦除/读取线电连通。在另一方面，非易失性存储器单元包括与易失性存储器件电连通并能够监控 易失性存储器件的功率电平的控制器。在另一方面，该控制器能够响应于易失性存 储器件的功率丢失而向阴影存储器器件施加电刺激。该电刺激将易失性存储器件的 逻辑状态转移到阴影存储器器件。在另一方面，该控制器能够响应于易失性存储器件的功率增大而向阴影存储 器器件施加电刺激。该电刺激将阴影存储器器件的逻辑状态转移到易失性存储器 件。在另一方面，由非易失性纳米开关存储的状态由纳米开关中的电路径的电阻 表征。在另一方面，非易失性存储器单元包括能够接收电压并将该电压输出到易失 性存储器件的主锁存器级。该电压对应于逻辑状态。在另一方面，随机逻辑级提供 对应于逻辑状态的电压。在另一方面，板载高速缓存提供对应于逻辑状态的电压。附图简述 .在附图中图1是芯片动态和静态归一化功耗与技术节点、最小门长度和年份的关系的 现有技术表示；图2是各种逻辑设计方法的相对能量效率的现有技术表示； 图3是各种逻辑操作的相对能量效率的现有技术表示；图4A是使用两个非重叠时钟和易失性主和辅锁存器的时钟控制逻辑功能的 现有技术示意图；图4B是使用一个时钟和易失性主和辅锁存器的时钟控制逻辑功能的现有技 术示意图；图5是叠加在图1上的在130nm技术节点设计的IBM 970逻辑芯片的归一化 功耗的现有技术表示;'. . .图6是寄存器文件级电路的现有技术示意图；图7是通过耦合电路耦合于低功率阴影锁存器的系统锁存器以及关联电源的 现有技术示意图；图8A是根据本发明某些实施方式的通过耦合电路耦合于非易失性纳米管开关的系统锁存器以及关联电源的示意图；图8B是根据本发明某些实施方式的直接耦合于非易失性纳米管开关的系统 锁存器以及关联电源的示意图；图9A和9B是非易失性双端纳米管开关的某些实施方式的横截面示图；图IO是根据本发明某些实施方式的使用一个时钟的时钟控制逻辑功能、易失 性主锁存器和非易失性辅锁存器的示意图；图11A是根据本发明某些实施方式的包括耦合电路和非易失性纳米管开关的 非易失性寄存器文件级的示意图；图11B是根据本发明某些实施方式的包括非易失性纳米管开关的非易失性寄 存器文件级的示意图；图12A是根据本发明某些实施方式的包括耦合电路和非易失性纳米管存储元 件的非易失性寄存器文件级电路的电路示意图；图12B是根据本发明某些实施方式的通电到断电的变换的操作波形示图，其 中易失性辅锁存器状态电路的逻辑状态(或数据)被转移到非易失性纳米管开关， 随后断电；图12C是根据本发明某些实施方式的断电到通电的变换的操作波形示图，其 中存储在非易失性纳米管开关上的逻辑状态(或数据)被转移到易失性辅锁存器状 态电路，随后是正常的时钟控制操作；'图13A是根据本发明某些实施方式的包括耦合电路和非易失性纳米管存储元 件的非易失性寄存器文件级电路的电路示意图；图13B是根据本发明某些实施方式的通电到断电的变换的操作波形示图，其 中易失性辅锁存器状态电路的逻辑状态(或数据)被转移到非易失性纳米管开关， 随后断电；图13C是根据本发明某些实施方式的断电到通电的变换的操作波形示图，其 中存储在非易失性纳米管开关上的逻辑状态(或数据)被转移到易失性辅锁存器状 态电路，随后是正常的时钟控制操作；图14A是根据本发明某些实施方式的包括非易失性纳米管存储元件的非易失 性寄存器文件级电路的电路示意图；图14B是形成非易失性寄存器文件级电路一部分的反相器的电路示意图，其 中该反相器控制包括反相器输出和非易失性纳米管开关的一个端子的共用节点的 状态并且反相器输入与非易失性寄存器文件级电路输出处于同一电压；图14C是根据本发明某些实施方式的通电到断电的变换的操作波形示图，其 中易失性辅锁存器状态电路的逻辑状态(或数据)被转移到非易失性纳米管开关， 随后断电；图14C是根据本发明某些实施方式的断电到通电的变换的操作波形示图，其 中存储在非易失性纳米管开关上的逻辑状态(或数据)被转移到易失性辅锁存器状 态电路，随后是正常的时钟控制操作；图15是高电压电源和解码电路的现有技术示意图； 图16是与半导体技术兼容的高电压的现有技术示意图；以及 图17是根据本发明某些实施方式的高电压解码和非易失性纳米管开关的分布 系统的示意图。详细描述本发明的较佳实施方式提供包括纳米管开关的非易失性阴影元件。 一般而言， 非易失性阴影元件耦合于也称为寄存器文件锁存器的对应行同易失性锁存器。在某 些实施方式中，阴影元件通过耦合电路耦合于对应的系统锁存器。在其它实施方式 中，阴影元件直接耦合于对应系统锁存器。 一般而言，当系统锁存器的断电时，该 锁存器的状态被转移到阴影元件。相应地，可对整个芯片进行断电或者对芯片的一 个或多个部分选择地断电，并且每个系统锁存器中的信息将被转移到对应的阴影元 件。然后，当对锁存器恢复通电时，存储在阴影元件中的状态将被转移回对应的系 统锁存器。这可使得在断电的同时保存关键数据并在恢复通电时恢复芯片子功能的 操作。在较佳实施方式中，可使用与现有CMOS技术良好集成的工艺来制作非易失性纳米管开关。在较佳实施方式中，非易失性阴影元件中的纳米管开关包括与两个 导电端子的每个电连通的纳米管制品。该纳米管制品包括至少一个纳米管。通过向 导电端子中至少一个施加适当的电刺激，两个导电端子之间的纳米管制品的电阻可 重新编程地在相对较高电阻与相对较低电阻之间变化。纳米管制品的相对电阻表征 了存储在非易失性阴影元件中的逻辑状态。该状态是非易失性的，允许逻辑状态在 零功耗下(无限期地)保存。虽然在所述实施方式中使用具有双端子的纳米管开关， 但是一般而言，还可以使用任何其它类型的纳米管开关。使用非易失性寄存器文件的设计非易失性纳米管开关可用于非易失性(当断电时保持信息)并且可承受诸如 高温和高辐射水平的恶劣环境的阴影存储器件的实施方式。此外，非易失性纳米管开关可容易地与诸如基体CMOS或SOI CMOS的任何CMOS工艺集成，并且需要 相对较少的额外芯片面积来实现。以下进一步描述在非易失性寄存器文件的实施方 式的设计中使用非易失性纳米管开关。非易失性寄存器文件具有两种操作模式，即 正常运行模式和零功耗逻辑状态(或数据)保持模式。图8A示出具有正常运行模式和其中断电的零功率逻辑状态(或数据)非易失 性保持模式的两种操作模式的非易失性阴影锁存器子系统800的一个实施方式。在 正常运行模式中，使用高性能锁存器来执行易失性高性能高活动功率模式逻辑操 作。在零功率逻辑状态(或数据)非易失性保持模式中，将逻辑状态或数据存储在 可承受诸如高温和高辐射水平的恶劣环境的非易失性纳米管开关中并且断电。图8A示出由专用耦合电路830、 830'、和830"耦合于相关非易失性纳米管开 关820、 820'和820"的也称为寄存器文件锁存器810、 810'和810"的多个锁存器。 寄存器文件锁存器由功率源870供电，其中开关850提供的VoD来自电源855。非 易失性纳米管开关由功率源870供电，其中开关840提供的擦除/编程/恢复脉冲 VEPR来自同一电源855。开关840和850不必从同一电源855受电。擦除/编程/恢 复脉冲VEPK可以是施加于非易失性纳米管开关820、 820'和820"以便于以非易失 性模式存储状态锁存器810、 810'和810"的一个或若干脉冲。功率控制器860监控 功率开关840和850的切换以确保有足够的时间将逻辑状态或数据从寄存器文件锁 存器转移到非易失性纳米管开关。此时，电源VDD被断电并且擦除/编程/恢复脉冲 VEPR被断电，使得逻辑状态或数据在零功耗状态下仍然存储在非易失性纳米管开 关820、 820，和820"中。图8B示出具有正常运行模式和其中断电的零功率逻辑状态(或数据)非易失 性保持模式的两种操作模式的非易失性阴影锁存器子系统800'的另一实施方式。 在正常运行模式中，使用高性能锁存器来执行易失性高性能高活动功率模式逻辑操 作。在零功率逻辑状态(或数据)非易失性保持模式中，将逻辑状态或数据存储在 可承受诸如高温和高辐射水平的恶劣环境的非易失性纳米管开关中并且断电。图8B示出直接耦合于相关非易失性纳米管开关821、 821'和821"的也称为寄 存器文件锁存器811、 811'和811"的多个锁存器。寄存器文件锁存器由功率源871 供电，其中开关851提供的VDD来自电源856。非易失性纳米管开关由功率源871 供电，其中开关841提供的擦除/编程/恢复脉冲Va^来自同一电源856。开关841和851不必从同一电源856受电。擦除/编程/恢复脉冲Vepr可以是施加于非易失性 纳米管开关821、 821'和821"以便于以非易失性模式存储状态锁存器811、 811'和 811"的一个或若干脉冲。功率控制器861监控功率开关841和851的切换以确保 有足够的时间将逻辑状态或数据从寄存器文件锁存器转移到非易失性纳米管开关。此时，电源vdd被断电并且擦除/编程/恢复脉冲vepr被断电，使得逻辑状态或数据在零功耗状态下仍然存储在非易失性纳米管开关821、 821'和821"中。 非易失性纳米管开关可包含在所述阴影锁存器中的非易失性双端纳米管开关的实施方式在与本申 请同日提交并具有共同受让人的题为"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (双端纳米管器件和系统及其制作方法)"的美国专 利申请No.(待发表)中有描述，该申请的内容通过引用整体结合于此。描述了使用 该开关的关联结构、以及电学特性、制作方法和将开关与现有半导体技术集成的方 法。图9A示出非易失性2-端子纳米管开关(2-TNS) IO的横截面示图。纳米管元 件25设置在包括绝缘体层30的衬底35上。纳米管元件25与直接沉积到纳米管元 件25上的诸如导电元件15和20的两个端子至少部分地重叠。在该实施方式中， 在导电元件15和/或20沉积之前或之后定义的区域中对纳米管元件25进行图形化。导电元件15和20与刺激电路50接触。刺激电路50对导电元件15和20中 至少一个进行刺激，这改变了开关IO的状态。具体而言，纳米管元件25通过改变 导电元件15与20之间的开关10的电阻来响应该刺激；电阻的相对值对应于开关 的状态。例如，如果刺激电路50施加第一电刺激，该刺激可以是例如跨越导电元 件15和20的相对较高电压和电流，则纳米管元件25通过将导电元件15和20之 间的器件电阻变成相对较高电阻来响应。这对应于器件的"擦除"或"关断"状态， 其中导电元件15与20之间的导电相对较差。在该状态下，元件15与20之间的阻 抗也相对较高。例如，如果刺激电路50施加第二电刺激，该刺激可以是例如跨越 导电元件15和20的相对较低电压或电流，则纳米管元件25通过将导电元件15 与20之间的开关电阻变成相对较低电阻来响应。这对应于器件的"编程"或"接 通"状态，其中导电元件15和20之间导电相对较好，甚至是近欧姆性的。在该状 态下，元件15与20之间的阻抗也相对较低。与相对较高的"擦除"电压关联的"擦 除"电流可以大于或小于与相对较低"编程"电压关联的"编程"电流。"擦除"和"编程"电流通常在纳安或微安范围内，并且由非易失性双端纳米管开关的几何 结构和材料选择确定。 一般而言，器件的第一和第二导电元件之间的电阻以及阻抗 相关于器件的状态，并且可通过测量开关的电学特性来确定。导电元件15和20较佳地由导电材料制成，并且取决于开关10的所需性能特征而相同或不同。例如，导电元件15和20可由诸如Ru、 Ti、 Cr、 Al、 Au、 Pd、 Ni、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn的金属以及其它合适金属及其组合构成。 可以使用诸如TiAu、 TiCu、 TiPd、 Pbln和TiW的金属合金、包括CNT自身(例 如单壁、多壁、和/或双壁)的其它合适导体、或者诸如RuN、 RuO、 TiN、 TaN、 CoSix和TiSix的导电氮化物、氧化物或硅化物。也可以使用其它类型的导体或半导 体材料。绝缘体30较佳地是合适的绝缘材料，诸如Si02、 SiN、 A1203、 BeO、 GaAs、 聚酰亚胺或其它合适材料。'可在2-TNS 10中使用的导电和绝缘材料的示例在与本 申请同日提交的题.为"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (双端纳米管器件和系统及其制作方法)"的美国专利申请No.(待发 表)中有详细描述。在某些实施方式中，纳米管元件(制品)25是缠结的碳纳米管的结构物(也-称为纳米结构物)。纳米结构物中的纳米管可随机取向，或者其取向可不受限于纳 米管元件25的取向。纳米管元件通常基本上顺应表面；在某些实施方式中，双端 纳米管开关中的一个或多个端子具有垂直取向表面，并且纳米管元件基本上顺应垂 直取向表面的至少一部分。在某些实施方式中，纳米管元件或结构物是多孔的，并 且导电元件15和/或20的材料可填充纳米管元件25中至少一些孔。在某些实施方 式中，纳米管元件25包括单壁纳米管(SWNT)、和/或多壁纳米管(MWNT)和/ 或双壁纳米管(DWNT)。在某些实施方式中，纳米管元件25包括一个或多个纳米 管束。通常，纳米管元件25包括至少一个纳米管。制作纳米管元件和纳米结构物 的方法是公知的并在以下文献中有描述美国专利No. 6,784,028、 6,835,591、 6，574，130、 6,643,165、 6,706,402、 6,919,592、 6,911,682和6,924,538;美国专利公 开No. 2005-0062035、 2005-0035367、 2005-0036365和2004-0181630;以及美国专 利申i青No. 10/341005、 10/341055、 10/341054、 10/341130，这些文献的内容通过 引用整体结合于此(下文和上文中称为"所结合的专利参考文献")。可用于2-TNS 10的纳米管元件的某些实施方式在与本申请同日提交的题为"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (双端纳米管器件和系 统及其制作方法)"的美国专利申请No.(待发表)中有详细描述。通常，高电阻和低电阻值较佳地分开至少一个量级。在某些较佳实施方式中， "关断"状态具有比"接通"状态至少高IO倍的电阻。在某些较佳实施方式中， "关断"状态具有比"接通"状态至少高IO倍的阻抗。在某些实施方式中，"编程"或"接通"状态由导电元件15与20之间通常在100Q至1MQ范围内的电阻(R0N) 来表征。在某些实施方式中，"擦除"或"关断"状态由导电元件15与20之间的 通常在IOMQ至IOGQ或更高的范围内的电阻(R0FF)来表征。两种状态是非易失 性的，即它们不发生变化直到刺激电路50向导电元件15和20中至少一个施加另 一适当的电刺激，并且它们保持状态，即使从该电路移除功率。刺激电路还可使用 非破坏性读出操作(NDRO)来确定2-TNS10的状态。例如，刺激电路50可跨越 导电元件15和20施加较低的测量电压，并且测量导电元件之间的电阻R。该电阻 可通过测量导电元件15和20之间的电流并由此计算电阻R来测量。该刺激足够 弱，使得它不会改变器件的状态。通过测量穿过导电元件15和20 (之间)的预充 电位线电容放电来确定单元状态的方法的另一示例在题为"Memory Arrays Using Nanotube Articles With Reprogrammable Resistance (使用具有可重新编程的电阻的 纳米管制品的存储器阵列)"的美国专利申请No.(待发表)中有描述。双端纳米管 开关的某些实施方式的"编程"和"擦除"状态的示例电刺激和电阻以及示例"读 取"刺激在与本申请同日提交的题为"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (双端纳米管器件和系统及其制作方法)"的美国专 利申请No.(待发表)中有详细描述。在某些实施方式中，热学和/^电学工程设计，即热学和/或电学管理(设计) 可用于增强双端纳米管开关的性能，如与本申请同日提出的题为"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (双端纳米管器件和系 统及其制作方法)"的美国专利申请No.(待发表)所述。图9B示出非易失性双端纳 米管开关(2-NTS) IO，的横截面图，其中热学和/或电学工程设计或管理(设计) 通过限制纳米管元件25'与导电元件20'之间的重叠来实现。纳米管元件25'设置在 包括绝缘体层30'的衬底35'上。纳米管元件25'被安排成以指定的几何关系与诸如 直接沉积在纳米管元件25'上的导电元件15'和20'的端子中至少一个的至少一部分 重叠诸如预定程度。NRAM器件的钝化可用于方便器件在空气中、室温下的操作并且与NRAM器 件顶部上的堆栈材料层结合作为保护层。未钝化的NRAM器件的操作通常在诸如 氩、氮或氦的惰性气体环境中或者升高(高于125°C)样品温度下进行以从暴露的纳米管移除所吸收的水。因此，钝化膜的要求通常是双重的。首先，钝化应形成有 效的潮湿屏障，防止纳米管暴露在水气中。其次，钝化膜不应与NRAM器件的开 关机制干扰。一种钝化的方法涉及在NRAM器件周围制成以提供密封的开关区域的腔。围 绕单独器件(器件级钝化)和围绕22个器件的整个管芯(管芯级钝化)的两种腔 都己被制成。然而，制作的工艺流程很复杂，需要至少两个附加光刻步骤和至少两 个附加蚀刻步骤。
钝化的另一种方法涉及在NRAM器件上沉积合适的电介质层。该方法的示例 是使用与NRAM器件直接接触的旋涂聚偏二氟乙烯(PVDF)。将PVDF图形化成 管芯级(在整个管芯有源区域)或器件级的片(覆盖单个器件的单个片)。然后， 使用诸如氧化铝或二氧化硅的合适的辅助电介质钝化膜来密封PVDF并提供对 NRAM操作鲁棒的钝化。NRAM操作被认为会热分解覆盖的PVDF，因此需要辅 助钝化膜来密封该器件。由于管芯级钝化通常为 100平方微米的片，该局部分解 可导致辅助钝化的破裂、NRAM器件暴露在空气中以及其随后的失效。为了避免 辅助钝化膜的这种失效，经管芯级钝化的器件通过用通常从4V以0.5V步长到8V 的500ns脉冲来脉冲调制该器件而电学"老化"。这被视为可控地分解PVDF并防 止覆盖的辅助钝化膜破裂。在老化处理之后，管芯级钝化的NRAM器件可正常操 作。使用器件级PVDF涂层和辅助钝化膜来钝化的器件在处理上不需要这种老化， 并且可直接在操作电压下在室温下空气中操作。通过器件级钝化，PVDF被图形化 成精确的CNT结构物的形状，通常0.5微米宽和1-2微米长。这种小的片可被视 为能在不使辅助钝化膜失效的情况下分解。对于辅助钝化中给定的缺陷密度，与更 大的、管芯级片相比，平均而言，有可能在器件级PVDF片的更小覆盖面积上没 有缺陷。 .在该实施方式中，在导电元件15'和/或20'的沉积之前或之后定义的区域中对 纳米管元件25'进行图形化。导电元件15'与纳米管元件25'的一整个末端区域重叠， 形成近欧姆性接触。在纳米管元件25'的相对一端，在重叠区域45'，导电元件20' 与纳米管元件25，重叠受控重叠长度40'。受控重叠长度可以例如在l-150nm范围 内，或者在15-50nm范围内。在一较佳实施方式中，受控重叠长度40'约为45nm。 制作开关IO，的材料和方法与以上图8A的开关IO所述的相似。图9A和9B所示的开关10和10'旨在作为可用于使用纳米管开关的非易失性 阴影锁存器的双端纳米管开关的说明性示例。可用于非易失性阴影锁存器的2-TNS的其它实施方式在与本申请同日提交并具有共同受让人的题为"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (双端纳米管器件和系 统及其制作方法)"的美国专利申请No.(待发表)中有详细描述，该申请的内容通 过引用整体结合于此。具有使用纳米管开关的非易失性阴影锁存器的系统图10示出使用基于参照图8A和8B所述的操作原理的非易失性寄存器文件 锁存器的系统。非易失性寄存器文件锁存器和逻辑架构900包括对应于图4B中的 易失性主(LI)锁存器的易失性主(LI)锁存器；非易失性辅(L2)锁存器；对 应于逻辑50的逻辑950;以及对应于图4B中逻辑60的逻辑960。图10示出包括由非易失性寄存器文件锁存器945、 955、 965 (以及未示出的 其它非易失性寄存器文件锁存器)分隔的逻辑级950和960 (以及未示出的其它逻 辑级)的流水线同步逻辑架构900，其中非易失性寄存器文件锁存器为现有技术高 速操作和在零活动和零静态功耗情况下在断电寄存器文件锁存器中非易失性逻辑 状态或数据存储而设计。示例性寄存器955由易失性主(LI)锁存器970和非易 失性辅(L2)锁存器975构成、易失性主(LI)锁存器970由易失性寄存器单元 l-n构成而非易失性辅(L2)锁存器975由非易失性单元l'-n，构成。非易失性寄存 器级由对应的寄存器单元对构成，诸如非易失性寄存器级980由对应的易失性寄存 器单元k和非易失性寄存器单元k'构成。注意到逻辑级950和960可由例如随机 逻辑级构成或者可以是诸如高速同步SRAM LI高速缓存的板载高速缓存，这很重 要。诸如易失性主(LI)锁存器970的易失性主(LI)锁存器在时钟循环时间的 前一半期间从前一逻辑级950接收数据，捕获并保持该数据，并且还在时钟循环的 后一半的起始处将该信息转移到非易失性辅(L2)锁存器。诸如非易失性辅(L2) 锁存器975的非易失性辅(L2)锁存器在时钟循环时间的后一半的起始处从对应 的主(LI)锁存器970接收信息，并将该信息发送到下一逻辑级960，然后在时钟 循环时间的后一半结束附近锁存该信息。非易失性辅(L2)锁存器在高速芯片操作期间作为易失性辅(L2)锁存器操 作。如果功率减小，则在数据已被锁存到非易失性辅(L2)锁存器中之后，时钟 CLK在时钟循环的后一半期间停止。在一实施方式中，易失性辅(L2)锁存器的 逻辑状态通过对应于图8A所示的专用耦合电路830、 830'和830"的专用耦合电路 来转移到对应于开关820、 820'和820"的非易失性纳米管开关，以下进一步描述。在另一实施方式中，非易失性辅(L2)锁存器的逻辑状态被直接转移到对应于图8B所示开关821、 821，和821"的非易失性纳米管开关，以下进一步描述。图11A是图10中示出的非易失性寄存器文件级980的框图1000，它包括将 易失性辅锁存器的逻辑状态传递到非易失性纳米管开关的专用耦合电路。非易失性 寄存器文件级1005对应于图10所示的非易失性寄存器文件级980。图10所示的 非易失性寄存器文件级980的易失性单元k对应于图11A中所示的具有输入Vw 的易失性主锁存器级1010。图IO所示的非易失性寄存器文件级980的非易失性单 元k'包括如图IIA所示的具有输出VouT的易失性辅锁存器级1015、非易失性纳米 管开关1025、耦合电路1020和对应的互连。非易失性寄存器文件级1005具有两 个操作模式，正常运行模式和断电的零功率逻辑状态(或数据)非易失性保持模式。 在正常运行模式，易失性主锁存器级IOIO接收输入电压Vjn、驱动易失性辅 锁存器级1015、被时钟控制(以'下进一步示出)、以及从由功率源1045提供的VDD 供电。易失性辅锁存器级1015从易失性主锁存器1010的输出接收输入、提供输出 电压VouT、被时钟控制(以下进一步示出)、以及从由功率源1045提供的Vdd供 电。易失性辅锁存器级1015通过耦合电路1020耦合于非易失性纳米管开关1025。在从正常运行模式向零功率非易失性保持模式变换期间，或者从零功率非易 失性保持模式向正常运行模式变换期间，通过电连接1030从由功率源1045提供的 VEPK对非易失性纳米管开关1025供电。非易失性纳米管开关1025由电连接1035 连接于耦合电路1020。除了到非易失性纳米管开关1025的电连接1035之外，耦合电路1020还通过 电连接1040连接于易失性辅锁存器级1015。控制器(未示出)向如图IIA所示的 耦合电路1020提供擦除使能、编程使能、恢复使能、和设定/清除使能脉冲。当从 正常运行模式(通电)向零功率非易失性保持模式(断电)变换时，擦除使能和编 程使能脉冲(以下进一步示出)用于在将电源电压从VDD降低到零之前将易失性 辅锁存器级1015的逻辑状态转移到非易失性纳米管开关1025。当从零功率非易失 性保持模式(断电)向正常运行模式(通电)变换时，并且在将电源电压从零恢复 到Vdd之后，设定/清除使能和恢复使能脉冲(以下进一步描述)可用于将存储在 非易失性纳米管开关1025中的逻辑状态转移到易失性辅锁存器级1015。然后，开 始正常运行模式。仅在使用如下进一步描述的擦除使能、编程使能、设定/清除使 能和恢复使能脉冲来在正常运行模式与零功率非易失性保持模式之间变换过程中施加电压脉冲(或多个脉冲)VEPR，否则VEPR电压为零。图11B是其中易失性辅锁存器级的逻辑状态被直接转移到非易失性纳米管开关的图IO所示非易失性寄存器文件级980的框图1000'。非易失性寄存器文件级 1005'对应于图10所示的非易失性寄存器文件级980。图10所示的非易失性寄存 器文件级980的易失性单元k对应于图IIB中所示的具有输入V!n的易失性主锁存 器级1010'。图10所示的非易失性寄存器文件级980的非易失性单元k'包括如图 IIB所示的具有输出VouT的易失性辅锁存器级1015'、非易失性纳米管开关1025'、 和对应的互连。非易失性寄存器文件级1005'具有两个操作模式，即正常运行模式 和其中断电的零功率逻辑状态(或数据)非易失性保持模式。在正常运行模式，易失性主锁存器级1010'接收输入电压Vjn、驱动易失性辅 锁存器级1015'、被时钟控制(以下进一步示出)、以及从由功率源1045'提供的VoD供电。易失性辅锁存器级1015，从易失性主锁存器1010'的输出接收输入、提供输出 电压VouT、被时钟控制(以下进一步示出)、以及从由功率源1045'提供的Vdd供 电。易失性辅锁存器级1015'通过电连接1040'耦合于非易失性纳米管开关1025，。在从正常运行模式向零功率非易失性保持模式变换期间，或者从零功率非易 失性保持模式向正常运行模式变换期间，通过电连接1030'从由功率源1045'提供 的VEPK对非易失性纳米管开关1025'供电。控制器(未示出)经由通过如图IIB所示的电连接1030'连接于开关1025'的 VEPR向非易失性纳米管开关1025'提供擦除使能、编程使能、恢复使能、和设定/ 清除使能脉冲。当从正常运行模式(通电)向零功率非易失性保持模式(断电)变 换时，擦除使能和编程使能脉冲(以下进一步示出)用于在将电源电压从Vdd降 低到零之前将易失性辅锁存器级1015'的逻辑状态转移到非易失性纳米管开关 1025'。当从零功率非易失性保i寺模式(断电)向正常运行模式(通电)变换时， 并且在将电源电压从零恢复到Vdd之后，设定/清除使能和恢复使能脉冲(以下进 一步描述)可用于将存储在非易失性纳米管开关1025'中的逻辑状态转移到易失性 辅锁存器级1015'。然后，开始正常运行模式。仅在使用如下进一步描述的擦除使 能、编程使能、设定/清除使能和恢复使能脉冲来在正常运行模式与零功率非易失性保持模式之间变换的过程中施加电压脉冲(或多个脉冲)VEPR，否则VEPR电压为零。图12A示出对应于图11A中非易失性寄存器文件级1005的非易失性寄存器文件级电路的一个实施方式1100。非易失性寄存器文件级iioo具有两个操作模式，即正常运行模式和断电的零功率逻辑状态(或数据)非易失性保持模式。易失性主锁存器级电路1104对应于易失性主锁存器级1010，易失性辅锁存器级电路1106 对应于易失性辅锁存器级1015，耦合电路1108对应于耦合电路1020，以及非易失 性纳米管开关1110对应于图1L^中的非易失性纳米管开关1025。非易失性纳米管 开关1110与电源电压VEPR之间的电连接1112对应于电连接1030，耦合电路1108 与易失性辅锁存器级电路1106之间的电连接1118和1119对应于图11A中的电连 接1040。到易失性主锁存器级电路1104 (未示出)和易失性辅锁存器级电路1106(未示出)中的反相器的电源电压VDD连接对应于图IIA中的电源连接VDD。如图12A所示，易失性主缚存器级电路1104的输入节点1115接收输入信号 VrN并驱动CMOS传输门1130，.该传输门连接于并驱动由交叉耦合COMS反相器 1145和1150形成的存储节点1135。输入信号V!n对应于图10中来自逻辑950的 Vin。 CMOS传输门1130使用NMOS和PMOS器件两者来代替例如仅NMOS传输 门，以通过消除器件阈值压降来确保全部电源电压电平与接地电压电平之间的逻辑"1"和逻辑"0"的状态变换。时钟CLK 1140和互补时钟CLKb 1140'用于通过接 通和关断CMOS传输门1130来启用或阻断输入节点1115上的输入信号V!n驱动 存储节点1135，由此确定交叉耦合的CMOS反相器1145和1150的逻辑存储状态。 注意，所有反相器都是CMOS反相器，除非另外指出。CMOS反相器包括耦合于 电源的PMOS上拉器件以及耦合于接地的NMOS下拉器件，并且如以下参考文献 中所述地操作H.B. Bakoglu， "Circuits, Interconnections, and Packaging for VLSI(VLSI的电路、互连和封装)"，Addison-Wesley出版有限公司，1990年，152页。 交叉耦合反相器1145和1150驱动连接于CMOS传输门1160的存储节点1155。时 钟CLK和互补时钟CLKb用于通过接通或关断CMOS传输门1160来启用或阻断 己存储逻辑状态的节点1155驱动主锁存器级节点1120。如图12A所示，易失性辅锁存器级电路1106的输入节点1120，也作为主锁 存器级电路1104的输出节点，驱动反相器1170。反相器1170的输出是输出节点 1125上的输出电压VouT，并且还驱动反相器1175的输入。输出信号VouT对应于 图10中驱动到逻辑960的输入的V0UT。反相器1175的输出1180连接于CMOS 传输门1185。时钟CLK和互补时钟CLKb用于启用或阻断反馈回路的出现，该反 馈回路在启用时交叉耦合反相器1170和1175。在正常的高速操作中，对于130nm CMOS技术节点，时钟CLK以诸如3GHz时钟速率高速切换。反相器1190提供互补时钟CLKb或时钟CLK。当存储数据时，CMOS传输门1185接通并且反相器1170 和1175形成交叉耦合的存储器件，其中节点1120充当存储节点。当CMOS传输 门1185关断时，反相器1170和1175没有交叉耦合并且不形成存储器件。辅锁存 器级电路1106通过耦合电路1108而耦合于非易失性纳米管开关1110。如图12A所示，非易失性纳米管开关1110连接于电源电压VEPR，该电源电压 按照使用耦合电路1108所选的对应操作模式所需来提供擦除、'编程或恢复电压脉 冲(或多个脉冲)。非易失性纳米管开关1110还通过使用电连接1114连接于耦合 电路1108的节点1116。耦合电路1108连接于易失性辅锁存器级电路1106，其中 连接于节点1108的电连接1119用于编程模式，而电连接1118用于恢复模式。如图12A所示，耦合电路1108包括擦除功能。擦除电路包括漏极连接于共用 节点1116、源极接地、以及输入栅极连接于擦除使能脉冲的NMOS晶体管1220。如图12A所示，耦合电路1108还包括编程功能，该功能包括漏极连接于共用 节点1116、源极连接于串联NMOS晶体管1225的漏极、以及栅极连接于编程使 能输入的NMOS晶体管1230。串联NMOS晶体管1225还具有接地的源极、以及 连接于非易失性辅锁存器级电路1106的节点1180的栅极。晶体管1225用于反映 非易失性辅锁存器级电路1106的逻辑状态。如果节点1180处于例如VoD的高电压， 则晶体管1225处于ON状态并且可传导编程电流。然而，如果节点1180处于诸如 零的低电压，则晶体管1225处于OFF状态并且不能传导编程电流。如图12A所示，耦合电路1108还包括恢复功能，该恢复功能包括源极连接于 共用节点1116、漏极在共用节点1237连接于NMOS晶体管1235的漏极、以及栅 极连接于恢复使能输入的PMOS晶体管1240。晶体管1235的源极接地且栅极连接 于设定/清除使能输入。共用节点1237连接于易失性辅锁存器级电路1106的存储 节点1120。 ' 在正常运行模式中，耦合电路1108不活动，并且非易失性纳米管开关1110 未被vepk通电并且还与易失性辅锁存器级电路1106退耦。因此，对于使用130nm 技术节点制作的逻辑产品，易失性主锁存器级电路1104和易失性辅锁存器级电路 1106以通常3GHz的高速时钟速率在正常(常规)同步逻辑主/辅寄存器操作运行 模式下操作，其中Vdd-1.3V。在正常运行模式中，在时钟循环的起始处，时钟CLK1140从高电压向低电压 变换并在时钟循环的前一半中保持在低电压，并且互补时钟CLKb 1140'从低电压 向高电压变换并在时钟循环的前一半中保持在高电压。CMOS传输器件1130接通，将输入节点1115的电压V!N耦合到存储节点1135。 CMOS传输器件1160关断，并 将易失性主锁存器级电路1104的输出与易失性辅锁存器级电路1106的输入节点 1120隔离。在正常运行模求中，时钟CLK连接于易失性辅锁存器级电路1106的 模式输入1192，时钟CLK连接于CMOS传输器件1185，并且反相器1190的互补 时钟CLKb输出也连接于CMOS传输器件1185，使得CMOS传输器件也关断，从 而中断反相器1175的输出1180与反相器1170的输入1120之间的反馈路径，因此节点1120不再用作存储节点。电压V!N可在时钟循环的前一半结束之前的任何时刻变换到对应于正确逻辑状态的电压值，从而为交叉耦合的反相器1145和1150 在时钟循环后一半的起始处的时钟变换之前在存储节点1155上存储对应逻辑状态 提供充足的剩余时间。在正常运行模式中，时钟CLK 1140在时钟循环的后一半起始处从低电压变换 到高电压并且保持在高电压，并且互补时钟CLKb 1140'从高电压变换到低电压并 在时钟循环的后一半中保持在低电压。CMOS传输器件1130关断，从而使输入节 点1115的电压V!N从存储节点1135退耦，存储节点保持在对应于时钟循环的前一 半结束处的输入电压VjN的状态，并且存储节点1115对存储节点1135保持互补状 态。CMOS传输器件1160接通并将存储节点1155的状态转移到反相器1170的输 入1120，该反相器驱动输出节点1125输出电压V0UT，并且还驱动反相器1175的 输入。在正常运行模式中，时钟CLK连接于易失性辅锁存器级电路1106的模式输 入1192，时钟CLK连接于CMOS传输器件1185，并且反相器1190的互补时钟 CLKb输出虫连接于CMOS传输器件1185，使得CMOS传输器件也接通，从而在 反相器1175的输出1180与反相器1170的输入1120之间形成反馈路径，进而节点 1120充当存储节点。通过CMOS传输器件1185接通，这使反相器1175的输出1180 驱动反相器1170的输入并存储辅锁存器状态级电路1110的状态直到时钟循环的第 二阶段结束。在零功率逻辑状态(或数据)非易失性保持模式中，耦合电路1108不活动， 非易失性纳米管开关1110未被VEPR供电，并且还从易失性辅锁存器级电路1106 退耦。易失性主锁存器级电路1104和易失性辅锁存器级电路1106的电源为零伏。在操作中，当从正常运行模式变换到零功率非易失性保持模式时，耦合电路 1108必须在断电之前将易失性辅锁存器级电路1106的逻辑状态转移到非易失性纳 米管开关1110。如图12B所示的波形1250所示，当保持通电时，时钟CLK停止 在低电压状态，而互补时钟CLKb处于高电压状态，其中高电压状态是VDD (例如1.3至2.5伏)且低电压状态是零伏。如果非易失性纳米管1110未被擦除，因此存 储先前逻辑状态，则引导耦合电路U08执行擦除操作，随后执行编程操作。如果非易失性纳米管1110处于已擦除状态，则使用耦合电路1108启动编程模式。在擦除操作中，擦除使能脉冲从零伏变换到VDD (例如1.3至2.5伏)，从而 接通晶体管1220并在如图12A^f示的节点1116与接地之间提供导电路径。编程 使能电压处在零伏，晶体管1230关断，并且节点1116与接地之间没有导电路径。 恢复使能电压处于VDD (例如1.3至2.5伏)，晶体管1240关断，并且没有从节点 1116通过晶体管1240的导电路径。而且，设定/清除使能电压也处于零伏，晶体管 1235关断。共用节点1237与节点1116或接地之间没有导电路径，使得在节点1120 处的易失性辅锁存器级电路1106的状态未受干扰。向非易失性纳米管开关1110的 端子施加幅度为Ve的VEPR擦除电压脉冲。晶体管1220的电阻比非易失性纳米管 开关1110的电阻小得多，即使开关1110处于接通状态。如果开关1110处于接通 状态，则电流从节点1112流经开关1110和电连接1114和接通的晶体管1220的沟 道到达接地，且非易失性纳米管开关1110被切换到关断(擦除)状态。如果开关 1110处于关断状态，则它保持在关断(擦除)状态。注意，可在编程之前的任何 时刻擦除非易失性纳米管开关1110。如果己知开关1110处于已擦除状态，则可立 即开始编程。根据本发明某些实施方式的擦除刺激在题为"Two-TerminalNanotube Devices And Systems And Methods Of Making Same (双端纳米管器件和系统及其制 作方法)"的美国专利申请No.(待发表)中有详细描述。注意，在擦除操作中，晶体管1240、 1235和1230都关断，从而将非易失性 纳米管开关1110与易失性辅锁存器级电路1106隔离。因此，擦除操作可在正常运 行模式期间的任何时刻进行而不影响易失性辅锁存器级电路1106的性能，并且因 此可被制成对器件的逻辑操作透明。如图12B所示，在编程操作期间，编程使能脉冲从零伏变换到VDD，从而接 通晶体管1230，将节点1116连接于晶体管1225的漏极。如果易失性辅锁存器级 电路1106的节点1180处于诸如零的低电压，则晶体管1225关断。如果易失性辅 锁存器级电路1106的节点1180处于例如VoD的高电压，则晶体管1225接通。在 编程使能脉冲从零伏变换到Vdd之后，向开关1110的节点1112施加幅度为Vp(例 如5伏)的Vepr脉冲。如果晶体管1225关断，则没有电流流过，没有发生编程， 并且非易失性纳米管开关1110保持在关断(打开)的己擦除状态。然而，如果晶 体管1225接通，则电流流过，发生编程，并且非易失性纳米管开关1110从关断(打开)状态变换到接通(闭合)状态。根据本发明某些实施方式的编程刺激在题为"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (双端纳米管器件和系统及其制作方法)"的美国专利申请No.(待发表)中有详细描述。 在编程操作期间，将擦除使能电压保持在零伏并且晶体管1220关断。而且，将恢复使能电压保持在VDD，使得晶体管1240关断。而且，将设定/清除恢复电压保持在零，从而晶体管1235关断，使得仅启用编程操作。在操作中，当从零功率非易失性保持模式向正常运行模式变换时，耦合电路1108.必须在恢复电源vdd之后且时钟操作开始之前将逻辑状态从非易失性纳米管开关1110转移到易失性辅锁存器级电路1106。如图12C所示，即使在恢复VDD 之后，时钟CLK仍然停止在低电压状态，而互补时钟CLKb在高电压状态，其中 高电压状态是VoD (例如1.3至2.5伏)而低电压状态是零伏。如图12C中波形1300所示，在恢复操作期间，将幅度为VDD (例如1.3至2.5 伏)的Vepk脉冲施加到如團所示的非易失性纳米管开关1110的端子1112。 在时钟脉冲CLK处于零伏的情况下，易失性主锁存器级电路1104的CMOS传输 门1160关断，从而隔离易失性辅锁存器级电路1106。在恢复操作的起始处，施加 到反相器1190的输入1192和CMOS传输门1185的恢复使能电平为VDD，将在反 相器1190的输出处的其互补施加到CMOS传输门1185，使CMOS传输门1185接 通。在传输门1185接通的情况下，反相器1175的输出1180电连接到反相器1170 的输入1120;形成存储器件，其中1120充当存储节点。在恢复使能电压处于VDD 的情况下，晶体管1240关断。在设定/清除使能在零伏的情况下，晶体管1235关 断；因此，共用节点1237的电压由易失性辅锁存器级电路1106的节点1120确定。 在将连接到易失性辅锁存器级电路1106的电源恢复到VDD之后，节点1120的电压可以处于零伏或vdd。在变换vepr以恢复脉冲电压vdd之后，设定/清除使能脉冲接通晶体管1235，并且节点1120强制接地(零伏)。然后，设定/清除使能脉冲关 断，从而使存储节点1120处于零伏。然后，恢复使能脉冲从VDD变换到接地。CMOS 传输门1185关断，从而中断反相器1175与1170之间的反馈路径使得节点1120不 再充当存储节点。同时，晶体管1240接通，并且将非易失性纳米管开关1110连接 到节点1120。如果非易失性纳米管开关lllO接通(闭合)，则节点1112上的电压 VEPR通过晶体管1240施加到节点1120，即反相器1170的输入。如果非易失性纳 米管开关1110关断(打开)则节点1120保持接地。通过使CMOS传输门1185关 断，方便了恢复操作，因为通过非易失性纳米管开关1110施加的电压仅具有反相器1170输入的较小输入负荷，并且不必克服经锁存的存储状态。然后，当恢复/使能脉冲从零伏变换到Vdd吋，CMOS传输门1185接通并且将逻辑状态(或数据) 存储在节点1120上，而补充存储在输出节点1125上。晶体管1240关断并将非易 失性纳米管开关1120从易失性辅锁存器级电路1106退耦。估计恢复操作仅耗费几 纳秒。然后开始正常运行模式。'在恢复操作期间，将擦除使能电压保持在零伏并且晶体管1220关断。而且， 将编程使能电压保持在零伏，并且晶体管1230关断使得仅启用恢复操作。图13A示出对应于图11A中非易失性寄存器文件级1005的非易失性寄存器 文件级电路的第二实施方式1100'。非易失性寄存器文件级1100'具有两个操作模 式，即正常运行模式和断电的零功率逻辑状态(或数据)非易失性保持模式。易失 性主锁存器级电路1104'对应于易失性主锁存器级1010，易失性辅锁存器级电路 1106'对应于易失性锁存器级1015，耦合电路1108，对应于耦合电路1020，以及非 易失性纳米管开关1110'对应于图IIA中的非易失性纳米管开关1025。非易失性纳 米管开关1110'与电源电压VEPR之间的电连接1112'对应于电连接1030，耦合电路 1108'与易失性辅锁存器级电路1106'之间的电连接1118'和1119'和1329对应于图 11A中的电连接1040。对易失性主锁存器级电路1104 (未示出)和易失性辅锁存 器级电路1106 (未示出)中的反相器的电源电压VDD连接对应于图11A中的电源 连接VDD。如图13A所示，易失性主锁存器级电路1104，的输入节点1115'接收输入信号 VrN并驱动CMOS传输门1130'，该传输门连接于并驱动由交叉耦合COMS反相器 1145'和1150'形成的存储节点1135，。输入信号VjN对应于图10中来自逻辑950的 VrN。CMOS传输门1130'使用NMOS和PMOS器件两者来代替例如仅NMOS传输 门，以通过消除器件阈值压降来确保全部电源电压电平与接地电压电平之间的逻辑 "1"和逻辑"0"的状态变换。时钟CLK 1140和互补时钟CLKb 1140'用于通过接 通和关断CMOS传输门1130'来使能或阻断输入节点1115'上的输入信号VjN驱动 存储节点1135'，由此确定交叉耦^的CMOS反相器1145，和1150，的逻辑存储状态。 注意，所有反相器都是CMOS反相器，除非另外指出。CMOS反相器包括耦合于 电源的PMOS上拉器件以及接地的NMOS下拉器件，并且如以下参考文献中所述 地操作H.B. Bakoglu、， "Circuits, Interconnections, and Packaging for VLSI (VLSI 的电路、互连和封装)"，Addison-Wesley出版有限公司，1990年，152页。交叉 耦合反相器1145'和1150'驱动连接于CMOS传输门1160'的存储节点1155，。时钟CLK和互补时钟CLKb用于通过接通或关断CMOS传输门1160，来使能或阻断已 存储逻辑状态的节点1155'驱动主锁存器级电路1106'的输入节点1120'。如图13A所示，易失性辅锁存器级电路1106'的输入节点1120'，也作为主锁 存器级电路1104'的输出节点，驱动反相器1170'。反相器1170'的输出是输出节点 1125'上的输出电压VoUT，并且还驱动反相器1175，的输入。输出信号V(xrr对应于 图10中驱动到逻辑960的输入的V0UT。反相器1175'的输出1180，连接于CMOS 传输门1185'。时钟CLK和互补时钟CLKb用于使能或阻断反馈回路的出现，该反 馈回路在启用时交叉耦合反相器1170'和1175'。在正常的高速操作中，对于130nm CMOS技术节点，时钟CLK以诸如3GHz时钟速率高速切换。反相器1190'产生互 补时钟CLKb或时钟CLK。当存储数据时，CMOS传输门1185'接通并且反相器 1170，和1175'形成交叉耦合的存储器件，其中节点1120，充当存储节点。当CMOS 传输门1185'关断时，反相器1170'和1175'没有交叉耦合并且不形成存储器件。辅 锁存器级电路1106'通过耦合电路1108'而耦合于非易失性纳米管开关1110，。如图13A所示，非易失性纳米管开关1110'连接于电源电压VEPR，该电源电 压按照使用耦合电路1108'所选的对应操作模式所需来提供擦除电压脉冲(或多个 脉冲)。非易失性纳米管开关1110'还通过使用电连接1114'连接于耦合电路1108， 的节点1116'。耦合电路1108'连接于易失性辅锁存器级电路1106'，其中连接于节 点1108'的电连接1119'和B29用于编程模式，且电连接1118，用于恢复模式。如图13A所示，耦合电路1108，包括擦除功能。擦除电路包括漏极连接于共用 节点1317、源极接地、以及输入栅极连接于擦除使能脉冲的NMOS晶体管1220'。 在擦除操作期间，晶体管1343被处于零伏的编程使能脉冲激活，并且共用节点1317 连接于共用节点1116'，该节点ill6'连接于非易失性纳米管开关1110以启用擦除 操作。如图13A所示，耦合电路1108'还包括编程功能，该功能包括漏极连接于共用 节点1116'、源极连接于共用节点1350、以及栅极连接于反相器1330的输出的 PMOS晶体管1343，其中反相器1330的输入连接于编程使能输入。共用节点1350 连接于交叉耦合的NMOS晶体管1325和1325'，且PMOS晶体管1327和1327， 形成高电压变换电路1360。 NMOS晶体管1325和1325，的源极接地，PMOS晶体 管1327和1327，的源极连接于编程电压VPR0G。互补输入1119'和1329分别连接于 高电压变换器电路1360的输入NMOS晶体管1325和NMOS 1325，，使得高电压 变换器电路1360的逻辑状态对应于易失性辅锁存器级1106，的状态。VpROG电压可比易失性辅锁存器级电压电路1106'高得多。通过PMOS晶体管1327将编程电压 施加于共用节点1350，进而通过PMOS晶体管1343施加于共用节点1116'和非易 失性纳米管开关1110，。如果通过NMOS晶体管1325将共同节点1350保持接地， 则没有编程电压施加到共用节点1350，且非易失性纳米管开关1110'未被编程。如图13A所示，耦合电路1108'还包括恢复功能，该恢复功能包括具有连接于 Vdd的源板、通过连接器1118'连接于易失性辅锁存器级电路1106'的输入1120'的 漏极的PMOS晶体管1365。在恢复操作期间，PMOS晶体管1365用于将输入节点 1120'预充电到VDD，然后关断。NMOS晶体管1370具有通过连接器1118，连接于 输入1120'的源极、连接于共用节点1317的漏极和连接于恢复使能输入的栅极。 NMOS晶体管1342在恢复操作期间处于ON状态，并且通过非易失性纳米管开关 1110'而在输入节点共用节点1317与vepk之间提供放电路径。Vepk在恢夏操作期 间处于零伏。当晶体管1370被恢复使能输入激活时，如果非易失性纳米管开关 1110，接通，则输入节点1120'被钕电；如果非易失性开关1110，关断，则输入节点 保持在VDD。易失性辅锁存器级电路1106'的状态被恢复到对应于非易失性纳米管 开关1110'的非易失性状态的状态。在正常运行模式中，耦合电路1108'不活动，并且非易失性纳米管开关1110， 未被vepr供电并且还与易失性辅锁存器级电路1106'退耦。因此，对于使用130nm 技术节点制作的逻辑产品，易失性主锁存器级电路1104'和易失性辅锁存器级电路 1106'以通常3GHz的高速时钟速率在正常(常规)同步逻辑主/辅寄存器操作运行 模式下操作，其中Vdd-1.3V。在正常运行模式中，在时钟循环的起始处，时钟CLK1140从高电压向低电压 变换并在时钟循环的前一半中保持在低电压，并且互补时钟CLKb 1140'从低电压 向高电压变换并在时钟循环的前.一半中保持在高电压。CMOS传输器件1130'接通， 将输入节点1115'的电压VjN耦合到存储节点1135'。 CMOS传输器件1160'关断， 并将易失性主锁存器级电路1104'的输出与易失性辅锁存器级电路1106'的输入节 点1120'隔离。在正常运行模式中，时钟CLK连接于易失性辅锁存器级电路1106' 的模式输入1192'，时钟CLK连接于CMOS传输器件1185'，并且反相器1190，的 互补时钟CLKb输出也连接于CMOS传输器件1185，，使得CMOS传输器件也关 断，从而中断反相器1175'的输出1180'与反相器1170'的输入1120'之间的反馈路 径，因此节点1120'不再用作存储节点。电压V!N可在时钟循环的前一半结束之前 的任何时刻变换到对应于正确逻辑状态的电压值，从而为交叉耦合的反相器1145'和1150，在时钟循环后一半的起始处的时钟变换之前在存储节点1155，上存储对应 逻辑状态提供充足的剩余时间。 在正常运行模式中，时钟CLK 1140在时钟循环的后一半起始处从低电压变换 到高电压并且保持在高电压，并且互补时钟CLKb 1140'从高电压变换到低电压并 在时钟循环的后一半中保持在低电压。CMOS传输器件1130'关断，从而使输入节 点1115，的电压V!N从存储节点1.135'退耦，存储节点保持在对应于时钟循环的前一 半结束处的输入电压V!N的状态，并且存储节点1115'对存储节点1135'保持互补状 态。CMOS传输器件1160，接通并将存储节点1155，的状态转移到反相器1170'的输 入1120，，该反相器驱动输出节点1125，输出电压V0UT，并且还驱动反相器1175， 的输入。在正常运行模式中，时钟CLK连接于易失性辅锁存器级电路1106'的模式 输入1192',时钟CLK连接于CMOS传输器件1185'，并且反相器1190'的互补时 钟CLKb输出也连接于CMOS传输器件1185'，使得CMOS传输器件也接通，从 而在反相器1175'的输出1180'与反相器1170'的输入1120'之间形成反馈路径，进 而节点1120'充当存储节点。通过CMOS传输器件1185'接通，反相器1175'的输出 1180'驱动反相器1170'的输入并存储辅锁存器状态级电路1110'的状态直到时钟循 环的第二阶段结束。在零功率逻辑状态(或数据)非易失性保持模式中，耦合电路1108'不活动， 非易失性纳米管开关1110'未被VEP"共电，并且还从易失性辅锁存器级电路1106' 退耦。易失性主锁存器级电路1104'和易失性辅锁存器级电路1106'的电源处在零 伏。在操作中，当从正常运行模式向零功率非易失性保持模式变换时，耦合电路 1108'在断电之前将易失性辅锁存器级电路1106'的逻辑状态转移到非易失性纳米 管开关1110'。如图13B所示的波形1250'所示，当保持通电时，时钟CLK停止在 低电压状态，而互补时钟CLKb处于高电压状态，其中高电压状态是VDD (例如 1.3至2.5伏)且低电压状态是零伏。如果非易失性纳米管1110'未被擦除，并因此 存储先前逻辑状态，则引导耦合电路1108'执行擦除操作，随后执行编程操作。如 果非易失性纳米管1110'处于已擦除状态，则使用耦合电路1108'启动编程模式。在擦除操作中，编程使能输入电压为零伏，并且通过反相器1330的输出将晶 体管1342保持在ON状态。擦除使能脉冲从零伏变换到VDD (例如1.3至2.5伏)， 从而接通晶体管1320并通过如图13A所示的接通晶体管1342和1320在节点1116' 与接地之间提供导电路径。在编程使能电压处在零伏的情况下，通过反相器1330的输出而将晶体管1343保持在OFF状态。恢复使能电压处于零伏并且晶体管1370 关断，以及恢复预充电电压处于Vdd且晶体管1365关断，输入1120'被隔离，使 得在节点1120处的易失性辅锁存器级电路1106'的状态未受干扰。向非易失性纳米 管开关1110，的端子施加幅度为Ve的VEPR擦除电压脉冲。串联的晶体管1342和 1320的电阻比非易失性纳米管开关1110'的电阻小得多，即使开关1110'处于接通 状态。如果开关1110'处于接通，态，则电流从节点1112，流经开关1110'和电连接 1114'和接通的晶体管'1342和1320的沟道到达接地，且非易失性纳米管开关1110' 被切换到关断(擦除)状态。如果开关1110'处于关断状态，则它保持在关断(擦 除)状态。注意，可在编程之前的任何时刻擦除非易失性纳米管开关1110'。如果 已知开关1110'处于已擦除状态，则可立即开始编程。根据本发明某些实施方式的 擦除刺激在题为"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (双端纳米管器件祐系统及其制作方法)"的美国专利申请No.(待发 表)中有详细描述。注意，在擦除操作中，晶体管1370、 1365和1343都关断，从而将非易失性 纳米管开关1110'与易失性辅锁存器级电路1106'隔离。因此，擦除操作可在正常 运行模式期间的任何时刻进行而不影响易失性辅锁存器级电路1106'的性能，并且 因此可被制成对器件的逻辑操作透明。如图13B所示，在编程操作期间，VepK处于零伏，且编程使能脉冲从零伏变 換到Vdd，从而接通晶体管1343，将节点1116'连接于共用节点1350，该节点也是 高电压变换器电路1360的输出。如果PMOS晶体管1350接通并且NMOS晶体管 1325关断则共用节点1350处在高电压VPR0(3;如果NMOS晶体管1325接通而 PMOS晶体管1327关断则共用节点1350处于零伏。如果共用节点1350处在高电 压Vpjuxj，则电流流过并且非易失性纳米管开关1110'从OFF变换到ON状态。然 而，共用节点1350处于接地，则非易失性纳米管开关1110'保持在OFF状态。根 据本发明某些实施方式的编程刺激在题为"Two-Terminal Nanotube Devices And SystemsAndMethods Of Making Same (双端纳米管器件和系统及其制作方法)"的 美国专利申请No.(待发表)中有详细描述。在编程操作期间，将擦除使能电压保持在零伏并且晶体管1320关断。通过反 相器1330的输出将晶体管1342保持在OFF位置。而且，将恢复使能电压保持在 零伏，使得晶体管1370关断。而且，将恢复预充电电压保持在零，从而晶体管1365 关断，使得仅启用编程操作。在操作中，当从零功率非易失性保持模式行正常运行模式变换时，耦合电路 1108'必须在电源V加恢复之后且对钟操作开始之前将逻辑状态从非易失性纳米管开关1110'转移到易失性辅锁存器级电路1106'。如图13C所示，即使在恢夏Vdd 之后，时钟CLK仍然停止在低电压状态，而互补时钟CLKb在高电压状态，其中 高电压状态是VDD (例如1.3至1.8伏)而低电压状态是零伏。如图13C中波形1300所示，在恢复操作期间，将Vepk保持接地(零伏)并 且将零伏施加到如图13A所示的非易失性纳米管开关1110'的端子1112'。在时钟 脉冲CLK处于零伏的情况下，易失性主锁存器级电路1104'的CMOS传输门1160' 关断，从而隔离易失性辅锁存器^电路1106'。在恢复操作的起始处，施加到反相 器1190'的输入1192'和CMOS传输门1185'的恢复使能电平为VDD,将在反相器 1190，的输出处的其互补施加到CMOS传输门1185'，使CMOS传输门1185'接通。 在传输门1185'接通的情况下，反相器1175'的输出1180'电连接到反相器1170'的 输入1120';形成存储器件，其中1120'充当存储节点。恢复预充电电压脉冲从VoD 变换到接地并回到VDD，短暂接通晶体管1365并将节点1120'预充电到正电压。然 后，恢复使能电压晶体管1370接通，将节点1120'连接到共用节点1317。编程使 能输入电压在恢复操作中为零伏，并且反相器1330的输出将晶体管1342保持在 ON状态，从而将共用节点1370连接到共用节点1116'以及通过连接器1114'连接 到非易失性纳米管开关1110'的一个端子。在晶体管1370和1342处于ON状态的 情况下，易失性辅锁存器级电路1106'连接于保持在接地(零伏)的Vepr。在恢复 操作开始之前将连接到易失性辅锁存器级电路1106'的电源恢复到Vdd并且在恢貧 使能操作开始之前将节点1120'预充电到Vdd的情况下，易失性辅锁存器级电路 1106'处在节点1120'处于VDD的状态中。如果非易失性纳米管开关1110'接通(闭 合)，则节点1120'上的电压VDD被放电，且反相器1170'的输入变换到接地。如果 非易失性纳米管开^ lllO关断(打开)则节点1120'，即反相器1170'的输入保持 在Vdd。通过使CMOS传输门1185'关断，方便了恢复操作，因为通过非易失性纳 米管开关1110'施加的电压仅具有反相器1170，输入的较小输入负荷，并且不必克 服经锁存的存储状态。然后，当恢复使能脉冲从VDD变换到零伏时，CMOS传输 门1185'接通并且将逻辑状态(或数据)存储在节点1120'上，而互补存储在输出 节点1125'上。晶体管1370关断并将非易失性纳米管开关1120，从易失性辅锁存器 级电路1106'退耦。估计恢复操作仅耗费几纳秒。然后开始正常运行模式。在恢复操作期间，将擦除使能电压保持在零伏并且晶体管1320关断。而且，将编程使能电压保持在零伏，并且晶体管1343关断而晶体管1342接通使得仅启用恢复操作。图14A示出对应于图11B中非易失性寄存器文件级1005'的非易失性寄存器 文件级电路的第三实施方式1100"。非易失性寄存器文件级1100'，具有两个操作模 式，即正常运行模式和断电的零功率逻辑状态(或数据)非易失性保持模式。易失 性主锁存器级电路1104"对应于易失性主锁存器级1010'，易失性辅锁存器级电路 1106"对应于易失性辅锁存器级1015'，以及非易失性纳米管开关1110"对应于图 11B中的非易失性纳米管开关1025'。非易失性纳米管开关1110"与电源电压VEPR 之间的电连接1112"对应于电连接1030'，非易失性纳米管开关1110"与易失性辅 锁存器级电路1106'之间的电连接1114"对应于图11B中的电连接1040'。到易失性 主锁存器级电路1104'(未示出)和易失性辅锁存器级电路1106"(未示出)中的 反相器的电源电压VDD连接对应于图11B中的电源连接VDD。注意，第三实施方 式非易失性寄存器文件级电路IIOO"在非易失性寄存器文件级电路1102"与非易失性纳米管开关iiio"之间没有耦合电路。如图14A所示，易失性主锁存器级电路1104"的输入节点1115"接收输入信号 VjN并驱动CMOS传输门1130"，该传输门连接于并驱动由交叉耦合COMS反相 器1145"和1150"形成的存储节点1135"。输入信号VjN对应于图10中来自逻辑950 的Vjn。 CMOS传输门1130"使用NMOS和PMOS器件两者来代替例如仅NMOS 传输门，以通过消除器件阈值压降来确保全部电源电压电平与接地电压电平之间的 逻辑"1"和逻辑"0"的状态变换。时钟CLK 1140和互补时钟CLKb 1140'用于通 过接通和关断CMOS传输门1130"来使能或阻断输入节点1115"上的输入信号 驱动存储节点1135"，由此确定交叉耦合的CMOS反相器1145"和1150"的逻辑存 储状态。注意，所有反相器都是CMOS反相器，除非另外指出。.CMOS反相器包 括连接于电源的PMOS上拉器件以及接地的NMOS下拉器件，并且如以下参考文 献中所述地操作H.B. Bakoglu， "Circuits, Interconnections, and Packaging for VLSI (VLSI的电路、互连和封装)"，Addison-Wesley出版有限公司，1990年，152页。 交叉耦合反相器1145"和1150"驱动连接于CMOS传输门1160"的存储节点1155"。 时钟CLK和互补时钟CLKb用于通过接通和关断CMOS传输门1160"来使能或阻 断已存储逻辑状态的节点1155"彈动主锁存器级电路1106"的输入节点1120"。如图14A所示，易失性辅锁存器级电路1106"的输入节点1120"，也作为主锁 存器级电路1104"的输出节点，驱动反相器1170"。反相器1170"的输出是输出节点1125"上的输出电压V0UT，并且还驱动反相器1175"的输入。输出信号VouT对 应于图10中驱动逻辑960的输入的VouT。反相器1175"的输出1180"连接于CMOS 传输门1185"。时钟CLK和互补时钟CLKb用于使能或阻断反馈回路的出现，该 反馈回路在启用时交叉耦合反相器1170"和1175"。在正常的高速操作中，对于 130nm CMOS技术节点，时钟CLK以诸如3GHz时钟速率高速切换。反相器1190" 产生互补时钟CLKb或时钟CLK。当存储数据时，CMOS传输门1185"接通并且 反相器1H0"和1175"形成交叉耦合的存储器件，其中节点1120"充当存储节点。 当CMOS传输门1185"关断时，反相器1170"和1175"没有交叉耦合并且不形成存 储器件。辅锁存器级电路1106"通过连接器1114"直接耦合于非易失性纳米管开关 1110"。如图14A所示，非易失性纳米管开关1110"连接于电源电压VEPR，该电源电 压按需提供擦除、编程和恢复脉冲(或多个脉冲)。非易失性纳米管开关lllO"还 通过连接器1114"直接连接于易失性辅锁存器级电路1106"。.图14B更详细地示出通过连接器U14"直接连接于易失性辅锁存器级电路 1106"的共用节点1180"的非易失性纳米管开关1110"。使用源极连接于电压源VPS 且漏极连接于共用节点1180"的上拉PFET晶体管1177"以及源极接地且漏极连接 于共用节点1180"的下拉NFET晶体管1178"来形成反相器1175"。 PFET晶体管 1177"的栅极以及NFET晶体管1178"的栅极都连接于如图14A所示的节点1125"。在正常运行模式中，所有直接耦合的非易失性纳米管开关1110"都处在OFF (高电阻)状态，且vepk可处于零伏或零伏附近。因此，对于使用130nm技术节 点制作的逻辑产品，易失性主锁存器级电路1104"和易失性辅锁存器级电路1106" 以通常3GHz的高速时钟速率在正常(常规)同步逻辑主/辅寄存器操作运行模式 下操作，其中Vd^1.3V。在正常运行模式中，在时钟循环的起始处，时钟CLK 1140"从高电压向低电 压变换并在时钟循环的前一半中保持在低电压，并且互补时钟CLKb 1140"，从低电 压向高电压变换并在时钟循环的前一半中保持在高电压。CMOS传输器件1130" 接通，将输入节点1115"的电压V!n耦合到存储节点1135"。 CMOS传输器件1160" 关断，并将易失性主锁存器级电路1104"的输出与易失性辅锁存器级电路1106"的 输入节点1120"隔离。在正常运行模式中，时钟CLK连接于易失性辅锁存器级电 路1106"的模式输入1192"，时钟CLK连接于CMOS传输器件1185"，并且反相 器1190"的互补时钟CLKb输出也连接于CMOS传输器件1185"，使得CMOS传输器件也关断，从而中断反相器1175"的输出1180"与反相器1170"的输入1120" 之间的反馈路径，因此节点1120"不再用作存储节点。电压VjN可在时钟循环的前 一半结束之前的任何时刻变换到对应于正确逻辑状态的电压值，从而为交叉耦合的 反相器1145"和1150"在时钟循环后一半的起始处的时钟变换之前在存储节点 1155"上存储对应逻辑状态提供充足的剩余时间。参照图14A，在正常运行模式中，时钟CLK 1140"在时钟循环的后一半起始 处从低电压变换到高电压并且保持在高电压，并且互补时钟CLKb 1140"'从高电压 变换到低电压并在时钟循环的后一半中保持在低电压。CMOS传输器件1130"关 断，从而使输入节点1115"的电压VjN从存储节点1135"退耦，存储节点保持在对 应于时钟循环的前一半结束处的输入电压VjN的状态，并且存储节点1155"保持与 存储节点1135"成互补状态。CMOS传输器件1160"接通并将存储节点1155"的状 态转移到反相器1170"的输入1120"，该反相器驱动输出节点1125"输出电压V0UT， 并且还驱动反相器1175"的输入。在正常运行模式中，时钟CLK连接于易失性辅 锁存器级电路1106"的模式输入1192"，时钟CLK连接于CMOS传输器件1185"， 并且反相器1190"的互补时钟CLKb输出也连接于CMOS传输器件1185"，使得 CMOS传输器件也接通，从而在反相器1175"的输出1180"与反相器1170'，的输入 1120"之间形成反馈路径，进而节点1120"充当存储节点。通过CMOS传输器件 1185"接通，反相器1175"的输出1180"驱动反相器1170"的输入并存储辅锁存器状 态级电路1110"的状态直到时钟循环的第二阶段结束。在操作中，在非易失性寄存器文件级电路1102"的正常操作之前擦除(关断) 非易失性纳米管开关1110"。在擦除操作期间，选择图14A所示的输入V!N，使易 失性辅锁存器级电路U06"的节点1180"保持在零伏。当对应于Vcxjt的反相器 1175"的输入1125"处在1.8-3伏的正电压时，节点1180"为零伏。当输入电压1125" 处在正电压，NFET 1178"接通且PFET 1177"关断时，共用节点1180"处在零伏或 零伏附近。在NFET 1178"接通的情况下，Vepk擦除脉冲如圓14C中波形1250"所示地变 换到10伏。如果非易失性纳米管开关1110"在ON状态且电阻为例如1MQ，并且 NFET 1178"在ON状态且沟道电阻为例如200KQ，则将8.3V的电压跨接在纳米管 开关1110"上，且8.3|iA的电流流过纳米管开关1110"和NFET 1178"沟道到达接 地。如果非易失性纳米管开关1110"擦除条件是例如8V和l-5^A的电流，则纳米 管开关1110"从ON变换到OFF状态，具有IOMQ至1GQ或更高的高电阻状态。然后，VEPK擦除脉冲变换回零伏，擦除操作结束。如果非易失性纳米管开关1110"在擦除操作的起始处在OFF状态，它就保持在OFF状态。在非易失性纳米管开关 1110"之后，开始正常操作。在操作中，当从正常运行模式向零功率非易失性保持模式变换时，在断电之前易失性辅锁存器级电路1106"的逻辑状态被直接转移封非易失性纳米管开关 1110"。如图13B中波形1250"所示，当保持通电时，则时钟CLK停止在低电压状 态，而互补时钟CLKb处于高电压状态，其中高电压状态处于Vdd(例如1.3-1.8V)。 如图14C所示，擦除模式进行编程操作使得非易失性纳米管开关1110"处于 OFF状态。在编程操作期间，VEPK编程脉冲从零变换到5V的高电压。如果易失性 辅锁存器级电路1106"的逻辑状态使得VouT处于例如1.8-3.0V范围内的正电压， 则共用节点1125"处于正电压，NFET 1178"接通且PFET 1177"关断，共用节点 1180"处于零伏或零伏附近。5V的编程电压Vp连接于开关1110"的一个端子，且 非易失性纳米管开关1110"的另一个端子由连接器1114"连接于共用端子1180"， 该端子连接于接通的晶体管NFET 1178"的漏极并通过接通的NFET 1178"晶体管 接地。最初，非易失性纳米管开关lllO"处于高电阻的关断状态，整个5V跨接在 开关1110"上。然后，随着开关1110，，变换到ON状态，开关1110"电阻变成例如 约1MQ。如果NFET 1178"具有例如200KQ的接通电阻，则在编程操作期间跨接 非易失性纳米管开关1110"维持4.2￥的编程电压，且4.2pA的电流从VEPK源流过 非易失性纳米管开关1110"和NFET 1178"接通晶体管到达接地。如果例如非易失 性纳米管开关1110"编程需要跨开关1110"维持3.5-4V的编程电压，并且l-4^iA的 编程电流通过开关1110"，则非易失性纳米管开关1110"被编程为例如1MQ的低 电阻接通状态。然后，VEPR编程脉冲变换到零伏，且非易失性纳米管开关1110" 存储易失性辅锁存器级电路1106"的对应于正的VouT的逻辑状态作为ON状态， 且可移除功率。如果易失性辅锁存器级电路1106"的逻辑状态使得VouT为例如零伏，则共用 节点1125"为零伏，PFET 1177"接通且NFET 1178"关断，共用节点1180"处于例 如3.0V的正电压Vps或其附近。编程脉冲如图14C所示地从0向5V的Vp变换。 共用节点1180"处于3V的情况下，跨越非易失性纳米管开关1110"施加的编程电 压不能超过例如所要求的编程电压3.5V，且非易失性纳米管开关1110"保持在已擦 除的OFF (高电阻)状态。然后，VEPK编程脉冲变换到零伏，且非易失性纳米管 开关1110"存储易失性辅锁存器级电路1106"的对应于VoUT=()的逻辑状态作为OFF状态，并且可移除功率。在操作中，当从零功率非易失性保持模式向正常运行模式变换时，非易失性 纳米管开关1110"的状态必须在电源VDD恢复之后并且时钟操作开始之前被直接转移到易失性辅锁存器级电路1106"。在非易失性寄存器文件级电路1102"和非易失 性纳米管开关1110"之前，对图8B所示的控制电路进行供电。控制电路提供/控制 时钟波形、恢复使能波形、输入波形、控制电源变换并且提供执行非易失性保持模 式向正常运行模式变换以及以正常操作模式运行非易失性寄存器文件级电路 1102"所需的其它波形。如图14D所示，恢复在三个定时增量中实现。在第一恢复 定时增量中，使用连接器1114"将易失性辅锁存器级电路1106"连接到非易失性纳 米管开关1110"的共用节点1180"被设定在正电压，独立于非易失性纳米管开关 1110"的状态(ON或OFF)。在第二恢复定时增量中，对于ON状态的非易失性纳 米管开关1110"，共用节点1180"被放电到低电压，而对于OFF状态的非易失性纳 米管开关1110"，共用节点1180"保持在高电压。在第三恢复定时增量中，执行擦 除操作，使得ON状态中的纳米管开关1110"变换到OFF状态；OFF状态的纳米 管开关1110"保持在OFF状态，此时，可启动正常非易失性寄存器文件级电路 1102"。在第一恢复定时增量中，VEPK变换到例如2.2V的正恢复电压VR。恢复使能 被设定在电压VoD， CLK变高('例如VDD)，且CLKb变低。Vjn保持在例如零伏 的低压。易失性主锁存器级电路1104"将易失性辅锁存器级电路1106"驱动并保持 在诸如零伏的低压V0UT，这使PFET1177"接通且NFET1178"关断(图14B)。对 ON或OFF状态中的非易失性纳米管开关1110"，将例如电源电压VPS=2.2V通过 PFET1177"施加到节点1180"。对于OFF状态的非易失性纳米管开关1110"， VEPR 对共用节点1180"的影响可忽略，且PFET 1177"将共用节点1180'，驱动到 VPS=2.2V;对于ON状态的非易失性纳米管开关1110"， V孤和PFET 1177"两者 向共用节点11802"施加2.2V。然后CLK变成接地，且CLKb变成VDD， CMOS 通过门(pass gate) 1160"关断且易失性辅锁存器级电路1106"的输入节点1120" 与易失性主锁存器级电路1104"退耦，但保持在2.2V。恢复使能保持在VDD，且 CMOS传输门1185"保持在ON状态，构成易失性辅锁存器级电路1106"的反馈回 路。在第二恢复定时增量中，V^从2.2V变换到0V。如果易失性纳米管开关1110" 处于OFF状态，则共用节点1180"保持在正2.2V，且Vout保持在零伏或零伏附近；然而，如果非易失性纳米管开关1110"处于ON状态，则共用节点1180"的电压降 低。如果例如PFET 1177"的接通沟道电阻为1.75MQ且非易失性纳米管开关1110" 的接通电阻为1MQ，则共用节点1180"的电压从2.2V降到0.8V，且易失性辅锁存 器级电路1106"切换到相反状态，且VouT为正，例如为VoD。 PFET 1177"关断且 NFET1178"接通。在第三恢复定时增量中，执行擦除操作以确保非易失性纳米管开关1110'，处于 OFF状态。擦除电压Vepk从零升高到Ve或例如IOV附近。例如如果非易失性纳 米管开关lllO"在1MQ的ON状态，则NFET 1178"处于200KQ的ON状态，则 电流流过串联的非易失性纳米管开关1110"和NFET1178"，且约8.3V跨接在非易 失性纳米管1110"上，电流约为8.3pA。对于至少8V、电流在l-8^A范围内的非 易失性纳米管开关1110"的擦除条件，非易失性纳米管开关1110"切换到OFF状态。 如果非易失性纳米管开关1110"在例如1GQ的OFF状态，则实际上全部10V的擦 除脉冲跨接在非易失性纳米管开关1110"上，且开关1110"保持在OFF状态。同时， 恢复操作完成，且非易失性寄存器文件级电路1102"开始正常操作。满足非易失性纳米管开关的更高电压擦除和编程要求在作为图12A所示的非易失性寄存器文件级电路1100—部分的易失性主锁存 器级电路1104和易失性辅锁存器级电路1106中所使用的FET器件在例如对130nm 技术节点的3GHz时钟速率下的高速操作优化的诸如VDD=1.3V的低縮放电压下操 作。耦合电路1108将这些锁存器电路与相对高电压要求的非易失性纳米管开关 1110隔离。如以上针对图12B中所述的非易失性纳米管开关1110操作详细描述的，在某 些实施方式中，向非易失性纳米管开关1110的节点1112施加的擦除和编程电压在 擦除操作期间约为IOV，而在编程操作期间约为5V。在半导体芯片中实现相对较 高电压操作的工艺工程设计和电路设计在Bertin等人的美国专利No. 5,818,748中 有描述。在高电压电路中使用的晶体管要求特定的半导体结构来适应，通常使用阱 和漏极设计、更厚的栅极氧化物和更大的FET沟道长度来适应高压电路。图15示出美国专利No， 5,818,748中示出的现有技术高电压电路1400，它能 够提供高达约12V的电压。高压电路1400包括高压源1410，它可以在芯片上生成 或者从芯片外提供。可设计芯片上高压源并且可以是如Bertin等人的美国专利No. 6，346，846所述地分布在芯片上的高压。芯片外可编程电源的电学特性在"Basics ofPower Supplies-Use of the HP E3631A Programmable Power Supply (电源基础一HP E3631A可编程电源的使用)"中有描述。可调节芯片外电源可在诸如1V-12V较宽 电压范围内操作，并且电压可在例如小于1毫秒中得到调节。模式选择输入1420确定输出1430和1435是否提供约10V的擦除电压、约 5V的编程电压、或是在1.3V-2JV范围内的恢复电压。可从VoD电源而非高压电 路1400提供恢复电压。输出导体1440使用包括高压兼容PMOS 1445和高压兼容NMOS 1450的输出 级向多个非易失性纳米管开关1H0、1110'和1110"提供电压。高压兼容PMOS 1445 由导体1430连接于高压电源1410且高压兼容NMOS 1450接地。VpER电压为零伏 (接地)。包括高压兼容PMOS 1455和高压兼容NMOS 1460的前置输出级驱动输 出级的输入。高压兼容PMOS 1455由导体1455连接于高压源1410，且高压兼容 NMOS 1460接地。前置输出级的输入受解码器1465的输出的控制。输入信号SrSN 确定选择哪个输出导体1440。解码器1465的输出连接于高压源1410。图16示出Bertin等人的美国专利No. 5，818，748所述现有技术工艺设计的结构 1500，诸如对应于图14所示的高压兼容NMOS 1450和1460晶体管的P掺杂衬底 1520中的三阱驱动器晶体管1510结构。P-阱1525和N-阱1530的引入是为了承受 接地电平以下的下冲并且还按需提供接地电压以下的参考电平。PMOS结构1540 和NMOS结构1550通常是CMOS晶体管。如美国专利No. 5,818,748所述的高压电路1400布局造成输出导体1440与对 应相邻导体的间距约为使用低压电路情况下间距的两倍。对于本发明，其中非易失 性纳米管开关1110、 1110'和1110"用作寄存器文件中的阴影器件，这种输出导体 1440的间距提供本发明所需的更大的密度。图17示出设计成提供对应于图15中输出导体1440的多个输出导体1605、 1610和1615的功率源1600。每个输出导体具有诸如1605-1、 1605-2至1605-n的 多个纳米管开关。Vref是零伏。高压源1620、模式选择输入1625、输出级1630 和解码器1635分别对应于如图15所示的高压源1410、模式选择输入1420、包括 PMOS 1445和NMOS 1450的输出级、和解码器1465。功率源1600可用于寄存器 文件级电路1110、 1110'和1110"。对如图12A和13A所示的耦合电路1108和1108'中所使用的晶体管施加较高 的电压。在擦除操作期间，根据诸如12A所示的本发明的某些实施方式，NMOS 1220在向节点1112施加10V的擦除电压VEPR之前接通，其中FET沟道电阻通常比ON状态中的非易失性纳米管开关1110的电阻至少小5倍。例如对于10V的擦 除电压，NMOS 1220的漏极处在约2V。如果纳米管开关1110已经被擦除(在OFF 状态)，则NMOS 1220的漏极电压将在零附近。在编程操作期间，根据本发'明的某些实施方式，向如图12A所示的非易失性 纳米管开关1110的节点1112施加5V的编程电压VEPR。如果非易失性纳米管开关 1110接通，则可向共用节点1116施加接近5V的电压。关断的NMOS 1220的漏极、 PMOS晶体管1240的源极以及NMOS 1230和1225的节点都接近5V。因此，形 成耦合电路1108的NMOS和PMOS器件可能需要工艺工程设计来承受端子之间 的5V。本发明可通过其它具体形式实现而不背离其精神和本质特征。因此，本发明 的实施方式应被视为是说明性而非限制性的。
权利要求
1.一种非易失性存储器单元，包括易失性存储器件，响应于电刺激而存储对应逻辑状态；以及阴影存储器器件，耦合于所述易失性存储器件从而响应于电刺激而接收并存储所述对应逻辑状态，所述阴影存储器器件包括非易失性纳米管开关，其中所述纳米管开关存储所述阴影器件的对应状态。
2. 如权利要求l所述的非易失性存储器单元，其特征在于，所述非易失性纳 米管开关包括双端纳米管开关。
3. 如权利要求l所述的非易失性存储器单元，其特征在于，还包括耦合电路， 所述耦合电路能够响应于电刺激而将所述易失性存储器件的对应逻辑状态转移到 所述阴影存储器器件，并且还能够响应于电刺激而将所述阴影存储器器件的逻辑状 态转移到所述易失性存储器件。
4. 如权利要求l所述的非易失性存储器单元，其特征在于，还包括耦合电路， 所述耦合电路包括编程电路，在所述易失性存储器件与所述阴影存储器器件之间提供电路径， 并且响应于编程信号将所述易失性存储器件的对应逻辑状态转移到所述阴影存储 器器件；以及恢复电路，在所述阴影存储器器件与所述易失性存储器件之间提供电路径， 并响应于恢复信号将所述阴影存储器器件的逻辑状态转移到所述易失性存储器件。
5. 如权利要求l所述的非易失性存储器单元，其特征在于，还包括耦合电路， 所述耦合电路包括:. '擦除电路，与所述阴影存储器器件电连通并且响应于擦除信号而擦除所述阴 影存储器器件的逻辑状态。
6. 如权利要求l所述的非易失性存储器单元，其特征在于，所述纳米管开关 的第一端子与所述易失性存储器件的输出节点电连通，且其中所述纳米管开关的第 二端子与编程/擦除/读取线电连通。
7. 如权利要求l所述的非易失性存储器单元，其特征在于，还包括与所述易 失性存储器件电连通并能够监控所述易失性存储器件的功率电平的控制器。
8. 如权利要求7所述的非易失性存储器单元，其特征在于，所述控制器能够响应于所述易失性存储器件的功率丢失而向所述阴影存储器器件施加电刺激，所述 电刺激将所述易失性存储器件的逻辑状态转移到所述阴影存储器器件。
9. 如权利要求7所述的非易失性存储器单元，其特征在于，所述控制器能够 响应于所述易失性存储器件的功率增大而向所述阴影存储器器件施加电刺激，所述 电刺激将所述阴影存储器器件的逻辑状态转移到所述易失性存储器件。
10. 如权利要求1所述的非易失性存储器单元，其特征在于，由所述非易失 性纳米开关存储的状态由所述纳米开关中的电路径的电阻来表征。
11. 如权利要求1所述的非易失性存储器单元，其特征在于，还包括主锁存 器级，能够接收电压并将所述电压输出到所述易失性存储器件，所述电压对应于逻 辑状态。
12. 如权利要求ll所述的非易失性存储器单元，其特征在于，随机逻辑级产 生对应于所述逻辑状态的所述电压。
13. 如权利要求ll所述的非易失性存储器单元，其特征在于，板载高速缓存 产生对应于所述逻辑状态的所述电压。
全文摘要
一种非易失性存储器单元包括易失性存储器件，响应于电刺激而存储对应逻辑状态；以及阴影存储器器件，耦合于易失性存储器件。阴影存储器器件响应于电刺激而接收和存储对应逻辑状态。阴影存储器器件包括存储阴影器件的对应状态的非易失性纳米管开关。
文档编号G11C14/00GK101278355SQ200680024940
公开日2008年10月1日 申请日期2006年5月9日 优先权日2005年5月9日
发明者C·L·伯廷, F·郭, M·斯特拉斯伯格, M·梅恩霍德, R·斯瓦拉贾, S·L·孔瑟科, T·鲁克斯, X·M·H·黄 申请人:南泰若股份有限公司