专利名称：用于编程闪速或ee阵列的阵列源极线(avss)控制的高电压调整的制作方法
技术领域：
本发明涉及集成电路。更具体地，本发明提供了一种改善的用于控制耦合到 浮动栅晶体管的浮动栅的电势的方法和装置。
背景技术：
非易失性存储器包括当今使用的各种电子设备中的重要部件。尤其有用的一 种非易失性存储器是电可擦除可编程只读存储器(EEPROM)。闪速存储器(也称作闪 速EEPROM存储器)是一种EEPROM存储器，闪速EEPROM的区别性特征是可能同 时擦除多组存储单元。例如，可将擦除过程全局地施加到阵列(全片擦除)或者局部地 施加到阵列的特定部分(扇区擦除)。同时被擦除的各组存储单元的源电极连接到公共 源极线。 闪速存储器的单元通常并入有双栅MOSFET晶体管。双栅MOSFET晶体管 包括置于沟道区上、插入有栅电介质(通常是硅的氧化物，称作隧道氧化物)的电隔离 的多晶硅栅(浮动栅)。通常利用第二多晶硅层制造的控制栅被绝缘地设置在浮动栅之 上。双栅MOSFET可以通过Fowler-Nordheim隧穿或者通过在漏极区进行沟道热电子注 入被编程，并且通过Fowler-Nordheim隧穿被擦除。本发明涉及通过Fowler-Nordheim 隧穿来完成编程和擦除两者的EEPROM存储器。 当浮动栅存储负电荷时，双栅MOSFET具有相对高的阈值电压，且相关的 闪速存储单元被称作是处于擦除状态。当闪速存储单元处于擦除状态时，存储在浮动栅 上的负电荷防止双栅M O S FE T在读操作期间所施加的电压下导通。 当浮动栅存储中性电荷或正电荷时，双栅MOSFET具有相对低的阈值电压， 且相关的闪速存储单元被称作是处于编程状态。当闪存单元处于编程状态时，存储在浮 动栅上的中性电荷或正电荷使得双栅MOSFET能够在读操作期间所施加的电压下导通。
〖06]双栅MOSFET的大小和组成在其制造过程中发生变化。结果， 一些闪存单 元可具有稍微厚或薄的隧道氧化物。该隧道氧化物厚度变化导致阈值电压的变化。 一般 而言，被擦除单元的阈值电压通常是正值Vte。被编程单元的阈值电压通常是负值Vtp。 V(e和Vtp的差被称作编程裕度(program margin) Vpm:Vpm = Vte —Vtp (1)
相对大的编程裕度Vpm是理想的，因为大的编程裕度Vpm使得更容易区分被编程单 元与被擦除单元。换句话说，大的Vpm值使得容易读取单元内容。 由于闪存单元的磨损机制，编程裕度Vpm是不稳定的；更确切地，Vpm随着 每个编程/擦除周期而降低。在经过多个编程/擦除周期之后，该裕度减小到单元故障的 程度一一内容不再能被可靠地读取。过编程以及过擦除闪存单元导致V^的减小更快地 发生。因此，为了使闪速存储单元(以及因此闪速存储阵列)工作寿命最大化，必须很 好地控制编程和擦除操作。具体地，编程操作必须充分升高浮动栅电势以便获得足够的
Vtp值，但是同时必须准备限制浮动电势以便避免过编程所述单元。 在现有技术中，用于控制单元编程操作的方法已经涉及限制位线的电势，如 授予Jae-Kwan Park的美国专利第6,865,110号所述。授予Fratin等人的美国专利第 6,507,067号描述了包括单晶体管闪速存储单元的闪速EEPROM。该闪速EEPROM并入
有电流限制电阻器以及基于二极管的箝位装置，以便在擦除操作期间对公共源极线提供 电压限制。基于二极管的箝位装置缺乏方便地调节源极线电势的能力，从而依赖于二极 管接通特性来限制源极线电势。在'067专利中描述的配置没有象在以下对本发明所描述 的那样，使源极线电势能够在编程操作期间提供对浮动栅电势的直接测量。需要的是一 种用于在编程期间提供对耦合到闪速存储器件的浮动栅的电势的改善控制的装置。尤其 是，由于通常在大量闪速存储配置中采用双晶体管配置，因此想得到一种适于双晶体管 闪存单元配置的方法。
发明内容
这些需求己在本发明中得到了满足，本发明提供了用于对闪速存储阵列内的 闪速存储单元进行编程的方法和装置。所述闪速存储单元包括选择晶体管和浮动栅晶体 管。耦合到闪速存储阵列中的所有闪速存储单元所共用的阵列VSS线的电压比较器提供 了直接对浮动栅晶体管内的浮动栅的电势进行响应的装置。通过第一电容耦合率来调整 经受擦除操作的闪速存储单元的浮动栅电势的变化。通过第二电容耦合率、结合用于切 断通过位线耦合到闪速存储单元的电压/电流源的装置来调整经受写(编程)操作的闪速 存储单元的浮动栅电势的变化。可通过在擦除操作期间限制选择线电势的上升时间以及 在写操作期间限制位线电势的上升时间来控制作用在闪速存储单元内的 Fowler-Nordheim 二极管上的电应力。
6[10] 图1A是根据本发明的示例性实施例的闪速存储单元的电路示图。 [11] 图IB是闪速存储单元的电路示图，其中由等效电路模型表示双栅NMOS晶 体管。 图2是闪速存储单元的一部分内的电容性电压耦合的模型。 [13] 图3是闪速存储阵列擦除操作的时序图。 图4是根据本发明的示例性实施例的带有适用于编程操作的控制元件的闪速 存储单元的电路示图。 图5是闪速存储单元编程操作的时序图。 图6是带有适用于读操作的闪速存储单元的电路示图。
具体实施例方式
在以下讨论中，本领域技术人员将理解，mosfet晶体管通常被配置为对称器 件，且因此名为源极和漏极的端子的互换不影响所述器件的操作。在常规的命名方法中， 常规的电流被假定为流入PMOS晶体管的源极端子，而从NMOS晶体管的源极端子流 出。然而，某些应用使得该术语有歧义。 一个例子是通行门(passgate)，其可以经受在 两个方向上通过包括该通行门的器件的控制电流。因此，尽管在以下应用了术语源极和 漏极，但是应理解它们不是要作为关于通过器件的电流方向的限制。相反，应基于施加 到器件端子的偏置电势来理解电流方向。 参考图1，闪速存储单元100A的电路示图包括双栅NMOS晶体管110和 NMOS选择晶体管150。双栅NMOS晶体管110进一步包括浮动栅112和控制栅114。 NMOS选择晶体管150进一步包括多晶硅栅155。在本发明的示例性实施例中，浮动栅 112可以由在制造闪速存储单元100A期间所施加的第一多晶硅层制造。控制栅1"和 多晶硅栅155由在制造闪速存储单元100A期间所施加的第二多晶硅层制造。本领域技 术人员将理解，可以通过通常称作隧道氧化物的电介质材料绝缘层来将浮动栅112与双 栅NMOS晶体管110的导电区分离。本领域技术人员还将认识到，有多种电介质材料可 以构成隧道氧化物，例如二氧化硅、氮化二氧化硅(nitrided silicon dioxide)以及高K 电介质材料。当受到足够高的电势时，隧道氧化物能够利用名为Fowler-Nordheim隧穿 的机制进行导电。在本发明的示例性实施例中，隧道氧化物实际上在受到大约7伏电势 时开始导电。根据所施加的电势的极性，可能在任一方向上导电。 NMOS选择晶体管150的漏极端子耦合到电路节点5以及位线BL。位线BL 具有相关联的位线电势VBL。 NMOS晶体管的栅极端子耦合到多晶硅栅155、电路节点6以及字线WL。字线WL具有相关联的字线电势VWL。 NMOS选择晶体管150的源极 端子耦合到电路节点3以及双栅NMOS晶体管110的漏极端子。双栅NMOS晶体管110 的控制栅114耦合到双栅NMOS晶体管110的栅极端子、电路节点1以及选择线SL。 选择线SL具有相关联的选择线电势VsL。浮动栅晶体管110的源极端子耦合到电路节点 2以及阵列VSS线AVSS。阵列VSS线AVSS具有相关联的阵列VSS线电势VAVSS。 本领域技术人员将理解，根据电路示图构造的惯例，图IA以及以下介绍的 附图中的线元件的相交不表示电连接，除非通过点这样指示出来。本领域技术人员还将 理解，NMOS选择晶体管150和双栅NMOS晶体管110的体端子连接(bulk terminal connection)未被明确地示出，但是可理解为连接到近似0伏的电路地电势。 尽管在图1A中图示了单个闪速存储单元100A，但是多个闪速存储单元100A 以行和列配置被耦合，以构成闪速存储阵列。在本领域技术人员公知的配置中，在整个 阵列中插入多个字线WL、选择线SL以及位线BL，使得字线WL、选择线SL以及位 线BL的唯一组合耦合到特定的闪速存储单元100A。阵列VSS线AVSS为闪速存储阵 列中的闪速存储单元100A的所有实例所共用。以下说明关于多个闪速存储单元100A 的实例的有关本发明的附加细节。 参考图1B，即闪速存储单元100A的替选电路示图100B，双栅NMOS晶体 管110由等效电路模型表示，该等效电路模型包括原生NMOS晶体管(native NMOS transistor) 120、 Fowler-Nordheim 二极管122以及氧化物-氮化物-氧化物(ONO)电容 器124。原生NMOS晶体管120的漏极端子耦合到电路节点3以及Fowler-Nordheim 二 极管122的第一端子。原生NMOS晶体管120的源极端子耦合到电路节点2以及阵列 VSS线AVSS。 Fowler-Nordheim 二极管的第二端子耦合到电路节点4、原生NMOS晶体 管120的栅极端子以及氧化物-氮化物-氧化物(ONO)电容器124的第一端子。氧化物-氮化物-氧化物(ONO)电容器124的第二端子耦合到电路节点1以及选择线SL。浮动 栅112耦合到电路节点4，并包括原生NMOS晶体管120的栅。浮动栅112还包括氧化 物-氮化物-氧化物(ONO)电容器124的第一端子。 本领域技术人员将认识到，在电路节点4所呈现的电势对应于浮动栅112的 电势，并且在节点4所呈现的电势确定双栅NMOS晶体管110的阈值电压，并且因此确 定双栅NMOS晶体管110的编程状态。氧化物-氮化物-氧化物(ONO)电容器124表示 浮动栅112和控制栅114之间的电容性耦合。在本发明的该示例性实施例中，将浮动栅 112和控制栅114分离的电介质材料可以是包括二氧化硅/氮化硅/二氧化硅的堆叠。在该示例性实施例中，NMOS选择晶体管150可以被制造成具有近似0.7伏的阈值电压，0.7伏是通常用于在增强模式下工作的NMOS晶体管的值。原生NMOS晶 体管120可以被制造成具有近似0伏的阈值电压。原生NMOS晶体管120因此对浮动栅 112的电势敏感。(浮动栅电势在以下被称作VFC。)如果浮动栅电势VFG是近似正3伏， 则原生NMOS晶体管120实质上在没有任何偏置施加到双栅NMOS晶体管110的控制 栅端子114的情况下导通。如果浮动栅电势VFG是近似负3伏，则原生NMOS晶体管 120实质上在没有任何偏置施加到双栅NMOS晶体管110的控制栅端子114的情况下不 导通。用以制造NMOS选择晶体管150和原生NMOS晶体管120的技术是本领域技术 人员公知的。 在电路节点l-4所呈现的电压之间的关系与闪速存储单元100A (图1A)的 适当操作有关。参考图2，在闪速存储单元100A的一部分内耦合的电容性电压的电压 耦合模型200，可以更好地理解所述关系。首先根据如所图示电压耦合模型200的配置 来对其进行讨论。然后介绍电压耦合模型200的元件与闪速存储单元100A的元件之间 的对应关系。图2中的电路节点l-4对应于图IA和IB中所呈现的电路节点1-4。 所述电压耦合模型包括第一电压发生器，该第一电压发生器具有电势V,、耦 合到电路节点1的正端子以及耦合到地电势负端子。电容器具有耦合到电路节点1 的第一端子和耦合到电路节点4的第二端子。第二电压发生器具有电势V2、耦合到电路 节点2的正端子以及耦合到地电势的负端子。电容器C2具有耦合到电路节点2的第一 端子和耦合到电路节点4的第二端子。第三电压发生器具有电势V3,具有耦合到电路节 点3的正端子和耦合到地电势的负端子。电容器C3具有耦合到电路节点3的第一端子 和耦合到电路节点4的第二端子。 本领域技术人员将认识到，在电压电势V,-V3未发生任何变化的情况下，电 压电势V4可以采用各种值(视存储在节点4上的电荷而定)，并且维持在稳定配置。然 而，不管存储在节点4上的电荷多少，只要电压电势V,-V3中的任何一个发生变化，都 导致电压电势V4的变化。电压电势V4的变化由公知的公式给出
这样，如果电容器d-C3的值是已知的，则可确定电压电势V,-V3中任何一个的变 化对电压电势V4的影响。 图2中的电容器C,对应于图1B中的氧化物-氮化物-氧化物(ONO)电容器124。当原生NMOS晶体管120被偏置成导通时，图2中的电容器C2对应于原生NMOS 晶体管120的栅极端子和源极端子之间的电容。当原生NMOS晶体管120被偏置成断开 时，图2中的电容器C2对应于原生NMOS晶体管120的栅极端子和体端子(也叫做衬
底连接)之间的电容。电容C2在以下也被称作Cg。图2中的电容器C3对应于由电路节点3和4之间的Fowler-Nordheim 二极管
122所引入的电容。电容C2在以下也被称作CFN。根据本发明的该示例性实施例，C2与
电容d和C3相比小到可以忽略不计，并且在后续分析中可以被忽略。图2中的电压电势V!对应于选择线电势Vsl。图2中的电压电势V2对应于
阵列VSS线电势VAVSS。当NMOS选择晶体管150被偏置成导通时，图2中的电压电
势V3对应于位线电势VBL。基于以上描述，下表总结了图1A、 1B与图2之间的电容/电压对应关系
图1A、 1B图2模型
GoNO
CGc2
Cfnc3
VBLv3
"Vavssv2
vFGv4 参考上表，公式(1)可重写为 △V - Conk)AVsl "^C^AVbl +CgAVAVss (2)
FG — ^ "~T"^
^ONO t t lg
公式(2)的两种应用特别有利；具体来说，是闪速存储单元的擦除和闪速存储单 元的编程。通常对闪速存储单元和闪速存储阵列进行三种操作擦除、写以及读。根据
10作中的每一个。 擦除 可以同时对闪速存储阵列中的所有单元进行擦除操作，闪速存储阵列中的每 个闪速存储单元100A (图1A)经历类似的偏置情况，如以下所述。位线BL耦合到近 似0伏的电势。字线WL耦合到近似13至14伏的电势，将NMOS选择晶体管150偏置 成导通，从而将O伏电势耦合到电路节点3。在本发明的该示例性实施例中，随后是读 操作。读操作将阵列VSS线AVSS和选择线SL耦合到0伏电势。在擦除期间，阵列VSS 线AVSS (以及因此电路节点2)保持耦合到O伏电势。通过将选择线电势Vsl从O伏升 高到近似13-14伏来启动擦除过程。参考图3，即根据该示例性实施例的闪速存储器擦 除操作的时序图，在跨to到t,的区间间隔中，选择线电势Vsi在大约0.5毫秒内(即， 大约5个万分之一秒)从近似0伏转变到13-14伏。在t,到t2的区间中选择线电势VSL 保持13-14伏大约4毫秒，在该区间中闪速存储单元100A电势均衡。然后在h到13的 区间中，选择线电势Vsl在大约0.5毫秒内返回到近似0伏。在擦除操作期间在闪速存储单元100内发生的事件取决于该单元的初始情况。
擦除最初被编程的单元 如果闪速存储单元100A最初被编程，则双栅NMOS晶体管110 (图1A)具 有近似正3伏的浮动栅电势VFG，即V4-Vfg-十3V。当选择线电势VsL在to到"的区 间中转变时，选择线电势V化的变化根据以下的公式(2)被耦合到浮动栅电势VFG:
AVFG=AVSL-- (3) 公式(3)中带斜线的值(slashed value) G^表明Fowler-Nordheim 二极管的 电容可以被忽略，不会对结果有显著影响。项epN°被称作第一耦合率。在该示例性实施例中，双栅NMOS晶体管 C。no + CG
110被构造成提供近似等于0.7至0.75的第一耦合率值。利用值0.75，浮动栅电势VFG 的变化能够被计算为
11<formula>formula see original document page 12</formula>
(4) 在以上的公式(4)中，可以采用13.5伏的电势作为与AVsL相关联的值的标 称范围的代表量。 利用公式(4)的结果以及用于最初被编程的闪速存储单元100A的浮动栅电 势Vkj是近似正3伏的知识，能够通过以下关系在时间t,计算Vfg的値<formula>formula see original document page 12</formula>
(5) 然而，参考图1B，回想一下，大致每当跨Fowler-Nordheim二极管122的端 子的电势超过近似7伏时，Fowler-Nordheim 二极管122就导通。这样，电路节点4(以 及因此浮动栅电势VFG)可以达到的最大电势是近似7伏，因为电路节点3耦合到近似 0伏的电势。因此，由于Fower-Nordheim 二极管122开始导通，有效地旁路了电容器 Ce,因此公式(5)不适用，且浮动栅电势Vre替换为
<formula>formula see original document page 12</formula> (6)参考图3，选择线电势V化在t,到t2的区间中保持近似恒定，在该区间中， 闪速存储单元100A内的电势达到平衡且保持近似恒定。由于Fowler-Nordheim 二极管 122被偏置成导通，因此存储在节点4上的电荷在to到t2的区间中根据擦除操作的目的 而变化。
当选择线电势VsL在t2到t3的区间中转变时，选择线电势VsL的变化根据公 式(2)再次被耦合到浮动栅电势。耦合关系现在变成
<formula>formula see original document page 12</formula>(7)[44] 回想一下，vfg从时间t!到t2是近似7伏，并利用公式(7):
<formula>formula see original document page 13</formula>(8) 在时间t3，跨Fowler-Nordheim 二极管122的端子的电势小于近似7伏，且 该二极管被偏置成断开。这导致节点4和浮动栅U2被电隔离。 公式(8)的示例示出浮动栅电势VFG在时间t3的最终值对应于被擦除的闪 速存储单元的目标值，即负3伏。因此，公式(6)说明可以通过以上概述的过程来成 功地完成擦除操作。
擦除最初被擦除的单元 如果闪速存储单元最初被擦除，则浮动栅晶体管具有近似负3伏的浮动栅电 势VFG,即V4 = VFG = -3V。当选择线电势V化在to到的区间中转变时，选择线电势 Vst的变化根据如上所述的公式(4)被耦合到浮动栅电势。利用Vpc在时间t。是近似负3伏的知识，并利用公式(4),浮动栅电势VFG
<formula>formula see original document page 13</formula> 由于在时间h的浮动栅电势Vfg不在Fowler-Nordheim 二极管122上产生超 过近似7伏的电势，因此Fowler-Nordheim 二极管122不导通。因此，公式(9)所预测
的结果是正确的。 当选择线电势V化在12到t3的区间中转变时，选择线电势Vsl的交化根据公 式(2)再次被耦合到浮动栅电势。耦合关系现在是
<formula>formula see original document page 13</formula>(10)[51] 回想一下，Vro在时间t2是近似7伏，并利用公式(7):
<formula>formula see original document page 14</formula>[52] 公式(11)的示例示出浮动栅电势Vra在时间t3的最终值对应于被擦除的闪 速存储单元的目标值，即负3伏。因此，公式(11)说明最初被擦除的闪速存储单元通 过擦除操作保持不变。
写 写操作每次选择单个位线。为了完成对整个闪速存储阵列内的2"存储页的编 程，可以进行2"次写操作，从而寻址整个闪速存储阵列。 写操作是按位操作，SP，写操作可以专门针对闪速存储阵列内的单个闪速存 储单元100A (图1A)。通过位线BL和字线WL设置的适当组合来选择待被编程的特定 闪速存储单元IOOA，开始写操作。接地字线WL (即字线电势Vv^是0伏)被称为是 未选中。在该示例性实施例中，选择字线WL包括将字线电势V机升高到近似13到14 伏之间，寻址存储器的256字节字(也称作页)。闪速存储单元IOOA耦合到未选中字线 WL的任何实例不被编程。 通过选择与待被编程的特定闪速存储单元100A实例相交的位线BL，来选择 被选中存储页内的各个位以进行编程。位线BL的选择包括将位线BL耦合到能够提供 近似12伏电势的电流源，这将在以下进一步进行说明。接地的、浮动的位线或者具有 依赖于阵列VSS线电势(VAVSS)的位线电势VBL的位线未被选中。任何耦合到未选中 位线BL的闪速存储单元100A的实例不被编程。 参考图4，根据该示例性实施例的具有适用于编程操作的控制元件的闪速存 储单元包括闪速存储单元IOOB、编程电流源410、寄生电容420以及电压比较器430。 在写操作期间，对于构成闪速存储阵列的选择线SL的所有实例，选择线电势VsL维持 在近似0伏。耦合到待被编程的闪速存储单元的字线WL被选中，g卩，字线电势VWL 维持在近似13到14伏，将NMOS选择晶体管150偏置成导通。NMOS选择晶体管150 将位线BL和位线BL电势VBL耦合到电路节点3。 现在参考图5,即闪速存储单元100A写(编程)操作的时序图，来说明发 生在位线BL、浮动栅112以及阵列VSS线AVSS上的电势变化。位线电势V礼和阵列VSS线电势VAvss最初是O伏，如时间U之前所示。在该示例性实施例中，读操作可以 先于写操作。读操作通过将阵列VSS线AVSS耦合到电路地的晶体管，有效地将阵列 VSS线电势VAvss保持为低。(本领域技术人员将认识到，可用多种方法将阵列VSS线 AVSS维持在地电势。)当在时间U发起写操作时，则允许阵列VSS线AVSS电浮动。 耦合到位线BL的编程电流源410开始增大位线电势VBL,从而选择位线BL。编程电流 源410能够在高达近似12伏时提供近似40微安的电流。编程电流源410包括可外部寻 址的停机能力，该停机能力响应于位线终止信号Kill—BL而使电流终止，并将编程电流 源410电隔离。构造电路(比如编程电流源410)的方法是本领域技术人员所公知的， 不包括于此，以避免使本发明不清楚。
位线电势VBL在t4到t5的区间中增大。在时间ts,位线电势是近似4伏。由
于电路节点4 (以及浮动栅电势Vro)处在近似负3伏的电势，因此跨Fowler-Nordheim 二极管122的端子的电势达到近似7伏且Fowler-Nordheim 二极管122开始大致导通。 Fowler-Nordheim 二极管122将位线电势VBL耦合到电路节点4，且浮动栅电势VFG开 始跟踪位线电势V礼，使得VFG-VBL—7V。在时间t6，浮动栅电势VFG达到近似O伏， 即原生NMOS晶体管120的阈值电压。这样，原生NMOS晶体管120开始导通。原生 NMOS晶体管120被配置为源极转发器(source repeater),在该源极转发器配置中，原 生NMOS晶体管120的导通特性近似地将浮动栅112上的电势镜像到原生NMOS晶体 管120的源极端子。由于阵列VSS线AVSS是电浮动的，原生NMOS晶体管120的动 作是要使阵列VSS线电势VAVSS与浮动栅电势VTO相匹配。 在t6到t7的区间中，位线电势VBL、浮动栅电势Vra以及阵列VSS线电势 VAvss继续增大。寄生电容420随着阵列VSS线电势VAvss增大而被充电'该寄生电容 420可以主要由闪速存储单元100A (图1A)中由于n+扩散到衬底电容所引起的电容组 成。在时间t7，阵列VSS线电势VAvss达到4伏。电压比较器430将阵列VSS线电势 VAvss与基准电势Vref相比校。基准电势Vref是近似4伏。在时间17'电压比较器430 感测到阵列VSS线电势VAvss匹配基准电势VREF。电压比较器430设置位线终止信号 Kill—BL,以便使编程电流源410停机。 在该示例性实施例中，U到17的持续时间是近似0.5毫秒。该时间区间代表 本发明的有用特征。通过限制位线电势V B L增大的速率(即，通过限制V B l的上升时间)， 跨Fowler-Nordheim 二极管122的电势增大的速率也受到限制。跨Fowler-Nordheim 二 极管122的快速电压变化会引起该二极管的电故障和损伤，由此縮短闪速存储单元100A 的有效寿命。(控制电势的上升时间的方法是本领域技术人员已知的。这些方法可包括并入电阻性/电容性部件、通过驱动晶体管的大小控制来限制电流源的强度、受控地偏置 驱动晶体管以及其它方式。) t7到ts的区间长度是近似4毫秒，并允许闪速存储单元100A内的电势稳定。 由于如上所述的构成以及耦合到所述单元的各个电容所提供的电荷存储，因此电势相对 恒定。此外，在该时间区间中，位线BL和阵列VSS线AVSS是电浮动的，从而防止泄 漏路径改变闪速存储单元100A内的电势。 在时间ts，位线BL和阵列VSS线耦合到0伏电势(通过放电器件，该放电 器件未被示出，以避免使本发明不清楚)，并且位线电势Vbl和降列VSS线电势VAVSS 开始降低。Fowler-Nordheim 二极管122不导通；当阵列VSS线电势VAVSS在t8到t9的 区间中转变时，选择线电势Vsl的変化根据以下的公式(2)被耦合到浮动栅电势
*"ONO """ *"-G ^FN
(12) 公式(12)中带斜线的值CpN表明Fowler-Nordheim 二极管的电容可以被忽 略，不会对结果有显著影响。项_^被称作第二耦合率。双栅NMOS晶体管110被构造成提供近似
等于0.25的第二耦合率值。利用该值，浮动栅电势Vro的变化可以由以下公式给出
△V,
FG
AVSS
"(0.25) = (-4v )(0.25)
(13)
-lv 利用公式(13)的结果以及用于闪速存储单元100A的浮动栅电势Vre在时 间ts是近似正4伏的知识，通过以下关系来计算在时间t9的Vro值
V
FG
FG
FG
ts (14)
4v — lv = +3v公式(14)示出可以在写操作结束时获得所需的浮动栅电势VTOt
16[67] 现在强调一下本发明的几个有用特征原生NMOS晶体管120和电压比较 器430的配置提供了一种在编程期间直接测量浮动栅电势Vfg的方法。应理解，浮动栅
电势VK5的最终值主要依赖于第二耦合率的值以及基准电势V^F的值。本领域技术人员
将理解，第一和第二耦合率由双栅NMOS晶体管UO的物理尺寸及其它设计属性来确定， 此外，本技术使这些属性具有较高的可预见程度和一致程度。另外，本技术使得能够以 较高的控制度和精确度来构造电压基准源和电压比较器。结果，以上详细描述的本发明 的方法有助于控制闪速存储单元100A擦除和写操作，并在写操作结束时产生一致的浮 动栅电势Vkj信。相对照地，现有技术通常试图通过对位线电势的调整结合对跨 Fowler-Nordheim 二极管的电势降的控制来调整浮动栅电势。现有技术的方法可能由于 Fowler-Nordheim 二极管电流-电压特性的显著变化而被折衷。本发明不再需要精确测量 和控制Fowler-Nordheim 二极管电流-电压特性以实现受控的(controlled)编程。 读 可以通过本领域技术人员已知的方法来读取己通过上述方法被擦除和编程 的闪速存储单元100A。参考图6，闪速存储单元100B的电路示图耦合到构成感测放大 器电路600的适用于读取操作的元件，感测放大器电路600包括运算放大器610、读基 准电流源620、反馈电阻器630以及反相器640。 读操作是按位操作，即，读操作可以专门针对闪速存储阵列内的单个闪速存 储单元100B。在读操作期间，阵列VSS线电势Vavss保持在近似0伏。艮卩，阵列VSS 线接地。通过位线BL和字线WL设置的适当组合来选择待被读取的特定闪速存储单元 100B，开始读操作。接地字线WL (即字线电势V机是0伏)被称为是未选中。在该示 例性实施例中，选择字线WL包括将字线电势升高到近似等于电路内的VCC(—般供电) 电压的电势，其中VCC电势可以是近似3伏。 耦合到待被读取的闪速存储单元的字线WL被选择，即字线电势Vwl是近似 3伏。该字线电势将NMOS选择晶体管150偏置成导通。耦合到待被读取的闪速存储单 元100B的位线BL被耦合到运算放大器610的反相(一)端子。本领域技术人员将认 识到，该耦合通常可以通过解码器电路(未示出，以避免使本发明不清楚)来完成，其 允许采用单个感测放大器电路600来读取多个位线BL。 在该示例性实施例中，读基准电流源620能够在近似1伏的电势提供近似5 微安的电流。读基准电流源620耦合到运算放大器的反相(一)输入、电路节点7以及 反馈电阻器630的第一端子。运算放大器610的输出耦合到反馈电阻器630的第二端子 以及反相器640的输入端子。近似正1伏的电势被施加到运算放大器的非反向(+ )端子。 反相器640根据浮动栅晶体管110的编程状态而产生逻辑"高"或逻辑"低"。 浮动栅晶体管110被擦除 首先假定浮动栅晶体管IIO处于擦除情况。在擦除情况下，浮动栅电势Vro 如上所述是近似负3伏。结果，双栅NMOS晶体管IIO被偏置成断开，且没有电流通过 它。这意味着不存在源自读基准电流源620的电流通过闪速存储单元100A的路径。然 而，运算放大器610的配置使得运算放大器610试图将反相(一)端子和非反相(+ ) 端子维持在相同电势。即，运算放大器610试图平衡反相(一)端子和非反相(+ )端 子的电势。此外，运算放大器610的构造使得实际上没有电流可以通过反相(一)端子 或者非反相(+ )端子进入运算放大器610。 为了将电路节点7维持在近似1伏(匹配非反相(+ )端子电势)，运算放 大器610将其输出端子的电势降低到低于1伏(到近似0伏)，使得读基准电流源620 电流(近似5微安)能够流过反馈电阻器630。通过使通过反馈电阻器630的读基准电 流反相，运算放大器610保持没有电流通过反相(一)端子进入的要求。 由于运算放大器610的输出端子的电势是近似0伏，反相器640的输入被驱 动成逻辑"低"，且反相器640的输出是逻辑"高"。因此，在读操作期间，被擦除的闪 速存储单元100A导致反相器640的输出为逻辑"高"。
浮动栅晶体管110被编程 接着，假定浮动栅晶体管110由于写操作而处于被编程情况下。在被编程情 况下，浮动栅电势Vk;如上所述是近似正3伏。结果，双栅NMOS晶体管IIO被偏置成 导通。因此，存在从字线BL通过NMOS选择晶体管150以及浮动栅晶体管IIO到阵列 VSS线AVSS的电流路径，其保持在近似O伏。 由于存在源自读基准电流源620内的电流通过闪速存储单元100B的路径， 因此源自读基准电流源620内的电流可以通过闪速存储单元IOOB被转移。此外，在通 过选中的闪速存储单元100B被关断为接地时，被限制于近似5微安的电流的读基准电 流源620不能自己将电路节点7的电势维持在l伏。为了将电路节点7维持在近似1伏(匹配非反相(+ )端子电势)，运算放 大器610增大其输出端子的电势，从而将附加电流提供给电路节点7。在该示例性实施 例中，在读操作期间通过被编程的闪速存储单元100A的总电流是近似30微安，这样， 运算放大器610经由其输出端子提供近似25微安。 由于运算放大器610的输出端子的电势增大以使得近似25微安的电流通过
18反馈电阻器630，因此反相器640的输入被驱动成逻辑"高"，且反相器640的输出是逻 辑"低"。因此，在读操作期间，被编程(被写)的闪速存储单元导致反相器640的输 出为逻辑"低"。 下表总结了在擦除、写以及读操作期间，闪速存储单元100A的上述近似偏 置情况
擦除读写
vBLovOV (未选中)OV (未选中)
-IV (选中)11V-12V (选中)
VSL13 V-14VOVOV
vWL13V-14VOV (未选中)OV (未选中)
VCC-3V (选中)13V-14V (选中)
VavssOVOVOV ^ 4V ^ OV 在前述说明书中，已经参考本发明的具体实施例描述了本发明。然而，对本 领域技术人员将明显的是，在不背离如所附权利要求书中所述的本发明的较宽精神和范 围的情况下，可以对本发明进行各种修改和变化。例如，本领域技术人员将理解，随着 器件/工艺技术的发展，所规定的工作电压以及时间可以变化，以便适应变化的性能属性， 比如更低电压的晶体管操作或者不同的编程次数。另外，以上说明书中所述的方法还可 以应用于特定闪速存储单元或闪速存储阵列环境，或者可替选地，可以包括在更通用的 并入有非易失性存储器的微处理器、微控制器或片上系统中作为其一部分。最后，本领 域技术人员将理解，所述方法不必限于读、写以及擦除操作的特定顺序，只要保持特定 操作所必需的电势变化。相应地，说明书和附图应视为是说明性的而非限制性的。
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权利要求
1. 一种用于对闪速存储阵列进行编程的方法，所述用于编程的方法包括将电流源和电势源中的至少一者耦合到所述闪速存储阵列中至少一个被选中位线，所述闪速存储阵列还包括多个闪速存储单元，每个闪速存储单元包括两个晶体管；通过比较器监视阵列VSS线的电势VAVSS，所述阵列VSS线耦合到构成所述闪速存储阵列的所述多个闪速存储单元中的每一者；允许所述阵列VSS线电浮动，直到所述电势VAVSS近似等于基准电势Vref；以及通过将所述电流源和所述电势源中的至少一者去耦来终止所述编程。
2. 如权利要求l所述的方法，其中所述基准电势Vw是近似4伏。
3. 如权利要求1所述的方法，其中所述耦合所述电流源和所述电势源中的至少一者的 方法还包括在近似0.5毫秒内将所述被选中位线的位线电势V^从近似0伏升高 到近似12伏。
4. 一种用于对闪速存储单元进行编程的方法，所述方法包括在包括选择晶体管和双栅晶体管的闪速存储单元中，所述选择晶体管包括耦合到 位线的漏极端子、耦合到字线的栅极端子以及耦合到所述双栅晶体管漏极端子的源极端子，所述双栅晶体管还包括耦合到选择线的控制栅端子以及耦合到阵列vss线的源极端子，将近似O伏的电势施加到所述选择线；将字线电势VwL施加到所述字线，以便将所述选择晶体管偏置成导通； 在受控时间间隔内，将施加到所述位线的位线电势V礼从近似O伏增大到编程电势；使所述阵列VSS线电浮动；当阵列VSS线电势VAvss近似达到基准电压Vref时，终止增大所述位线电势VBL;在编程时间间隔内，将所述位线电势VBL维持在所述编程电势； 在受控的时间间隔内，使所述位线电势Vbl返回到近似O伏；以及 将所述阵列VSS线耦合到近似0伏的电势。
5. 如权利要求4所述的方法，其中所述编程时间间隔是近似4毫秒，且所述受控的时 间间隔是近似0.5毫秒。
6. 如权利要求4所述的方法，其中所述编程电势是近似11至12伏，且所述基准电压 Vref是近似4伏。
7. —种闪速存储阵列，所述闪速存储阵列包括多个闪速存储单元，每个闪速存储单元包括选择晶体管和双栅晶体管，所述选择 晶体管具有耦合到多个阵列位线之一的漏极端子、耦合到多个阵列字线之一的栅极端子以及耦合到所述双栅晶体管漏极端子的源极端子，所述双栅晶体管还具有耦合 到多个选择线之一的控制栅端子以及耦合到阵列VSS线的源极端子， 电流源，其耦合到所述多个阵列位线中的至少一者，以及电压比较器，其耦合到所述阵列VSS线以及耦合到具有基准电压电势V^的基 准电压源，所述电压比较器的输出耦合到所述电流源，所述电压比较器的输出被配置成响应于阵列VSS线电势VAvss近似等于基准电压电势Vref而终止所述电流源的操作。
8. —种处于闪速存储阵列中的闪速存储单元，所述闪速存储单元包括选择晶体管，其包括源极端子、栅极端子以及漏极端子；双栅晶体管，其包括控制栅和浮动栅；所述双栅晶体管还具有源极端子、漏极端 子以及控制栅端子，所述控制栅端子耦合到所述控制栅，所述双栅晶体管还具有所 述控制栅与所述浮动栅之间的第一电容值CONO以及所述浮动栅与所述双栅晶体管的源极连接和体连接中至少一者之间的第二电容值cg，所述双栅晶体管被构造成呈现由Cono除以Cono与Cg之和给出的受控的第一耦合率，所述双栅晶体管还被构造成呈现由Cg除以Cono与Cg之和给出的受控的第二耦合率；位线连接，其耦合到所述闪速存储阵列的位线以及耦合到所述选择晶体管的所述 漏极端子；字线连接，其耦合到所述闪速存储阵列的字线以及耦合到所述选择晶体管的所述 栅极端子；选择线连接，其耦合到所述闪速存储阵列的选择线以及耦合到所述浮动栅晶体管 的所述控制栅端子；阵列VSS线连接，其耦合到所述双栅晶体管的所述源极端子以及耦合到阵列VSS 线，所述阵列VSS线进一步耦合到多个闪速存储单元，所述阵列VSS线能够在编 程操作期间电浮动。
9. 如权利要求8所述的闪速存储单元，其中所述第一耦合率具有近似0.7到0.75的值， 且所述第二耦合率具有近似0.25的值。
10. 如权利要求8所述的闪速存储单元，其中所述第二耦合率具有近似0.25的值。
11. 一种用于擦除闪速存储阵列的方法，所述方法包括在包括选择晶体管和双栅晶体管的闪速存储单元中，所述选择晶体管包括耦合到 位线的漏极端子、耦合到字线的栅极端子以及耦合到所述双栅晶体管漏极端子的源极端子，所述双栅晶体管还包括耦合到选择线的控制栅端子以及耦合到阵列VSS 线的源极端子，所述VSS线被配置成在编程操作的一部分的期间电浮动直到所述 阵列VSS线的电势VAvss近似匹配基准电压Vref，将近似O伏的电势施加到所述选 择线；将字线电势VwL施加到所述字线，以便将所述选择晶体管偏置成导通； 将近似0伏的位线电势Vbl施加到所述位浅； 将所述阵列VSS电势VAVSS固定在近似0伏；在受控的时间间隔内，将施加到所述选择线的选择线电势Vsl从近似O伏增大到 擦除电势；在擦除时间间隔内，将所述选择线电势VsL维持在所述擦除电势；以及 在受控的时间间隔内，使所述选择线电势Vsl返回到近似0伏。
12. 如权利要求11所述的方法，其中所述擦除时间间隔是近似4毫秒，且所述受控的 时间间隔是近似0.5毫秒。
13. 如权利要求11所述的方法，其中所述擦除电势是近似13到14伏，且所述基准电 压Vw是近似4伏。
14. 一种用于擦除闪速存储阵列的方法，所述方法包括在具有耦合到比较器的阵列VSS线的闪速存储阵列中，所述比较器在编程操作 期间监视所述阵列的电势VAVSS，将近似O伏的电势耦合到双栅晶体管的源极端子 和漏极端子，所述双栅晶体管还包括控制栅和浮动栅；将电势VsL耦合到所述双栅晶体管的所述控制栅；将所述电势VSL从近似0伏的初始值改变到升高的电势，结合所述双栅晶体管的 第一耦合率和第二耦合率选择所述升高的电势，使得所述浮动栅的电势Vfg独立于浮动栅的初始状态而达到近似恒定值以及使所述电势Vsl返回到近似O伏，以便产生对于所述电势Vre的擦除值。
15. 如权利要求14所述的方法，其中所述升高的电势是近似13到14伏； 所述第一耦合率具有近似0.7到0.75的值； 所述第二耦合率具有近似0.25的值； 所述近似恒定的值是约7伏；以及 所述擦除值是约负3伏。
全文摘要
一种用于对闪速存储阵列进行编程的方法，包括将电流源(410)和电势源中的至少一者耦合到闪速存储阵列中的至少一个选中位线(BL)，通过比较器(430)监视阵列VSS线(AVSS)的电势V<sub>AVSS</sub>，允许阵列VSS线(AVSS)电浮动直到电势V<sub>AVSS</sub>近似等于基准电势V<sub>ref</sub>，以及通过将所述电流源(430)和电势源中的至少一者去耦来终止编程。
文档编号G11C11/34GK101461009SQ200680043551
公开日2009年6月17日 申请日期2006年11月21日 优先权日2005年11月21日
发明者埃米尔·兰布朗克 申请人:爱特梅尔公司